FPGA非常適合用邏輯來(lái)實(shí)現(xiàn)正交解碼的功能。

正交信號(hào)是兩個(gè)相位差為90度的信號(hào)。它們?cè)跈C(jī)械系統(tǒng)中用于確定軸的運(yùn)動(dòng)（或旋轉(zhuǎn)）。

這是一個(gè)向前移動(dòng)幾步的軸。

如果對(duì)脈沖計(jì)數(shù)，則可以說(shuō)軸移動(dòng)了3步。
如果計(jì)算邊緣，則可以說(shuō)軸移動(dòng)了12步。這就是我們?cè)诖隧?yè)面上所做的。

現(xiàn)在，軸向后移動(dòng)了相同的量。

因此，想法是通過(guò)查看邊緣和水平，我們可以確定運(yùn)動(dòng)的方向和距離。
這是一個(gè)示例，其中軸向前移動(dòng)10步，然后向后移動(dòng)7步。

我們要實(shí)現(xiàn)一個(gè)根據(jù)正交信號(hào)遞增或遞減的計(jì)數(shù)器。我們假設(shè)有一個(gè)比正交信號(hào)快的“過(guò)采樣時(shí)鐘”（在此頁(yè)面中稱(chēng)為“ clk”）。
控制計(jì)數(shù)器的硬件電路非常簡(jiǎn)單。

這是軸向前移動(dòng)的波形，計(jì)數(shù)器會(huì)遞增。

該電路有時(shí)稱(chēng)為“ 4x解碼器”，因?yàn)樗鼤?huì)計(jì)算正交輸入的所有躍遷。
在verilog HDL中，這為我們提供了：

module quad(clk, quadA, quadB, count);
input clk, quadA, quadB;
output [7:0] count; 
reg quadA_delayed, quadB_delayed;
always @(posedge clk) quadA_delayed <= quadA;
always @(posedge clk) quadB_delayed <= quadB; 
wire count_enable = quadA ^ quadA_delayed ^ quadB ^ quadB_delayed;
wire count_direction = quadA ^ quadB_delayed; 
reg [7:0] count;
always @(posedge clk)begin
  if(count_enable)
  begin
    if(count_direction) count<=count+1; 
    else count<=count-1;
  endend endmodule

先前的電路假定“ quadX”輸入與“ clk”時(shí)鐘同步。在大多數(shù)情況下，“ quadX”信號(hào)與FPGA時(shí)鐘不同步。經(jīng)典解決方案是每個(gè)輸入使用2個(gè)額外的D觸發(fā)器，以避免將亞穩(wěn)性引入計(jì)數(shù)器。

module quad(clk, quadA, quadB, count);
input clk, quadA, quadB;
output [7:0] count; 
reg [2:0] quadA_delayed, quadB_delayed;
always @(posedge clk) quadA_delayed <= {quadA_delayed[1:0], quadA};
always @(posedge clk) quadB_delayed <= {quadB_delayed[1:0], quadB}; 
wire count_enable = quadA_delayed[1] ^ quadA_delayed[2] ^ quadB_delayed[1] ^ quadB_delayed[2];
wire count_direction = quadA_delayed[1] ^ quadB_delayed[2]; 
reg [7:0] count;
always @(posedge clk)begin
  if(count_enable)
  begin
    if(count_direction) count<=count+1; 
    else count<=count-1;
  endend endmodule

總之，創(chuàng)建正交解碼器/計(jì)數(shù)器所需的硬件很少。FPGA可以容納多個(gè)軸，因此可以同時(shí)跟蹤多個(gè)軸。