盡管現(xiàn)代 FPGA 包含內(nèi)部存儲器，但可用存儲器量始終比專用存儲芯片低幾個數(shù)量級。 因此，許多FPGA設(shè)計(jì)人員將某種類型的存儲器附加到他們的FPGA中也就不足為奇了。 特別是，SDRAM因其高速和低成本而成為非常受歡迎的存儲器。 不幸的是，它們不像靜態(tài)存儲器那樣容易控制，因此經(jīng)常使用SDRAM控制器。

對于我們的控制器，我們的目標(biāo)是可能是最簡單的SDRAM：美光MT48LC1M16A1 16Mb傳統(tǒng)SDRAM。 我們的測試系統(tǒng)包括 Xylo-E、Xylo-EM 和 Xylo-LM（具有 16Mb 至 256Mb SDRAM 的 Xilinx 或 Altera FPGA）。

我們將主題分為三個部分。 首先介紹用于 FPGA 的存儲器。 然后，我們將展示如何制作一個16Mb SDRAM控制器。 最后，介紹了先進(jìn)的DDR SDRAM。

我們的SDRAM控制器具有以下特點(diǎn)：

• 易于使用：使SDRAM看起來像一個靜態(tài)存儲器（或盡可能接近）。

• 快速：如果提供連續(xù)地址，則在突發(fā)模式下使用 SDRAM。

• 簡單：沒有調(diào)度，一次只有一家銀行處于活動狀態(tài)。

• 功能強(qiáng)大：SDRAM 表現(xiàn)為簡單的雙端口存儲器（即具有一個寫入代理和一個讀取代理）。

控制器最不常見的功能可能是最后一個功能。 SDRAM 是單端口存儲器，但 FPGA 從訪問雙端口存儲器（如塊式存儲器）中受益匪淺，因此我們認(rèn)為這是一個不錯的功能。

控制器信號

以下是SDRAM控制器的簡單視圖。

左邊的前三個信號由寫入代理使用（“寫入請求”，然后是“寫入地址”和“寫入數(shù)據(jù)”）。 然后是閱讀代理的三個信號。 在右側(cè)，控制器驅(qū)動SDRAM信號。 為了正確看待問題，這里是使用我們的SDRAM控制器的典型FPGA系統(tǒng)的視圖。

現(xiàn)在，我們的控制器使SDRAM顯示為雙端口存儲器。 但是SDRAM實(shí)際上是一個單端口存儲器，所以我們的控制器必須玩一個技巧。 如果我們的控制器同時收到兩個請求，它要么必須停止一個代理，要么記錄他們的請求并在以后執(zhí)行它們。 我們的控制器選擇了第一種策略。 因此，我們添加了“授予”信號：代理可以隨時斷言請求，但控制器有權(quán)授予或不授予請求。 如果請求被拒絕，請繼續(xù)詢問，它最終會被批準(zhǔn)。

SDRAM 的最后一個復(fù)雜因素是，從讀取請求返回的數(shù)據(jù)會延遲（在 SDRAM 數(shù)據(jù)表中稱為 CAS 延遲）。 控制器還可能增加一些延遲時鐘。 因此，即使控制器可能會立即授予讀取請求，匹配的數(shù)據(jù)也只能在固定數(shù)量的時鐘后可用。 為方便起見，我們添加了一個“數(shù)據(jù)有效”信號，該信號在數(shù)據(jù)真正可用時被斷言。

狀態(tài)機(jī)

我們的SDRAM控制器的核心是狀態(tài)機(jī)。 控制器等待請求（讀取或?qū)懭耄?，打開匹配的庫/行，發(fā)出讀取或?qū)懭朊睿ㄖ灰顒哟碓诨顒有兄姓埱筮@些命令），最后關(guān)閉該行。

使用此方案，一次只有一家銀行處于活動狀態(tài)。 先進(jìn)的SDRAM控制器將允許多個bank同時處于活動狀態(tài)，但我們決定保持簡單。

現(xiàn)在，打開和關(guān)閉行需要時間。 例如，我們的SDRAM數(shù)據(jù)表提供了以下數(shù)字：

• tRCD = 20ns（激活讀/寫）

• tRP = 21ns（預(yù)充電至激活狀態(tài)）

因此，如果我們以 100MHz 的頻率運(yùn)行 SDRAM，時鐘周期為 10ns，我們需要在狀態(tài)機(jī)中添加一些空時鐘周期（稱為 NOP）。
此外，如果讀取代理無法保證定期打開每一行，則需要刷新周期。

狀態(tài)機(jī)現(xiàn)在看起來有點(diǎn)復(fù)雜。

最后，可能需要調(diào)整 NOP 循環(huán)次數(shù)。 例如，在 100MHz 且 tRP = 21ns 時，我們實(shí)際上需要在預(yù)充電后進(jìn)行兩個 NOP 周期（在下一次激活之前給我們 30ns）。

初始化

SDRAM具有一些可編程設(shè)置（如CAS延遲），因此需要在上電后初始化“MODE”寄存器。 為此，使用“l(fā)oad mode”命令。 SDRAM 初始化可以添加到控制器中，也可以在控制器運(yùn)行之前添加到單獨(dú)的步驟中。

代碼

我們控制器的核心如下所示。
為了獲得最佳的IO時序，所有SDRAM控制信號都經(jīng)過注冊，這樣就不會有組合邏輯信號進(jìn)入FPGA之外。

always @(posedge clk)  // state machinecase(state)
    2'h0: begin
    	if(RdReq | WrReq) begin  // is there a read or write request?
    		SDRAM_CMD <= SDRAM_CMD_ACTIVE;  // if so, open
    		SDRAM_BA <= Addr[19];  // this bank
    		SDRAM_A <= Addr[18:8];  // this row
    		SDRAM_DQM <= 2'b11;
    		state <= 2'h1;    	end
    	else
    	begin
    		SDRAM_CMD <= SDRAM_CMD_NOP;  // otherwise stay idle
    		SDRAM_BA <= 0;
    		SDRAM_A <= 0;
    		SDRAM_DQM <= 2'b11;
    		state <= 2'h0;    	end
    end
    2'h1: begin
    	SDRAM_CMD <= ReadSelected ? SDRAM_CMD_READ : SDRAM_CMD_WRITE;
    	SDRAM_BA <= AddrR[19];
    	SDRAM_A[9:0] <= {2'b00, AddrR[7:0]};  // column
    	SDRAM_A[10] <= 1'b0;  // no auto-precharge
    	SDRAM_DQM <= 2'b00;
    	state <= MoreRequestsInSameBankAndRow ? 2'h1 : 2'h2;    end
    2'h2: begin
    	SDRAM_CMD <= SDRAM_CMD_PRECHARGE;  // close the row when we're done with it
    	SDRAM_BA <= 0;
    	SDRAM_A <= 11'b100_0000_0000;  // all banks precharge
    	SDRAM_DQM <= 2'b11;
    	state <= 2'h0;    endendcase

完整的演示代碼可在此處獲得。 它是功能性的，但由于這是教育性的，我們通過刪除非必要功能來使其盡可能簡單。 檢查代碼中的注釋，了解限制和要求。

使用示例

SDRAM 通常用于視頻卡，因?yàn)榇鎯D形需要大量內(nèi)存。 它的工作原理是這樣的：計(jì)算機(jī)的 CPU 將圖形數(shù)據(jù)發(fā)送到視頻卡。 該卡使用SDRAM來存儲數(shù)據(jù)，卡中的控制器定期讀取存儲器以將數(shù)據(jù)發(fā)送到顯示器。 在此過程中，數(shù)據(jù)（在 SDRAM 中）會自動刷新。

作為驗(yàn)證過程的一部分，我們使用 Xylo-EM 板創(chuàng)建了這樣的基本系統(tǒng)。 SDRAM 控制器是雙端口的，這使得設(shè)計(jì)變得簡單明了（PC/FX2 是寫入代理，視頻控制器是讀取代理）。