現(xiàn)在，雖然相位累加器非常精確，但輸出受到查找表中條目數(shù)量有限的影響：從一個條目轉(zhuǎn)到下一個條目時，輸出值會“跳躍”。 這對于低輸出頻率特別敏感，但也會影響高輸出頻率，這會在輸出頻譜中引入不需要的頻率。

我們將解決這個問題。 為了便于理解，讓我們回到 15 位相位累加器。

// sine without linear interpolationreg [14:0] phase_acc;    // 15bitalways @(posedge clk) phase_acc <= phase_acc + 15'h1;sine_lookup my_sine(.clk(clk), .addr(phase_acc[14:4]), .value(sine_lookup_output));

上面的代碼每 16 個時鐘從一個查找表移動到下一個查找表。 這使得輸出每 16 個時鐘“跳躍”一次。

改善這種情況的有效方法是使用相位累加器的最低 4 位（到目前為止未使用）在兩個連續(xù)的查找表條目之間進行線性插值。 這很容易做到（使用兩個查找表而不是一個查找表）。

// sine with linear interpolationreg [14:0] phase_acc;always @(posedge clk) phase_acc <= phase_acc + 15'h1;// use two lookup tables to get two successive table valueswire [16:0] sine1_lv, sine2_lv;  sine_lookup my_sine1(.clk(clk), .addr(phase_acc[14:4]      ), .value(sine1_lv));sine_lookup my_sine2(.clk(clk), .addr(phase_acc[14:4]+11'h1), .value(sine2_lv));// now the 4 LSB bits from the phase accumulator need to be delayed// (to match the latency introduced by the lookup tables)reg [3:0] phase_LSB_delay1;  always @(posedge clk) phase_LSB_delay1 <= phase_LSB[3:0];reg [3:0] phase_LSB_delay2;  always @(posedge clk) phase_LSB_delay2 <= phase_LSB_delay1;reg [3:0] phase_LSB_delay3;  always @(posedge clk) phase_LSB_delay3 <= phase_LSB_delay2;// before we can use them to do the interpolationwire [4:0] sine1_mf = 5'h10 - phase_LSB_delay3;wire [3:0] sine2_mf = phase_LSB_delay3;reg [20:0] sine_p; always @(posedge clk) sine_p <= sine1_lv*sine1_mf + sine2_lv*sine2_mf;assign DAC_data_out = sine_p[20:11];

兩個查找表包含相同的值。 我們從一個值中提取一個值，從另一個值中提取它的相鄰值（“phase_acc+1”），這樣我們就可以在兩個值之間線性插值。

插值使我們能夠從 DDS 中獲得更好的分辨率，同時保持查找表大小合理。 我們的查找表創(chuàng)建具有 2048 個值的正弦函數(shù)。在每個值之間，我們插值 15 個點，因此我們最終得到 2048*16=32768 個正弦點，就像有更大的查找表一樣。

改進的想法

• 使用 32 位相位累加器覆蓋各種頻率（或查看 Saxo-Q 的 USB 控制的 32 位 DDS 示例）。

• 減少查找表的要求（僅使用一個，或使用迭代方法（如 CORDIC））。

• 使用 sin（x）/x 濾波器而不是線性插值。

• 使用抖動來提高DAC分辨率。

DDS實驗輪到你來了！

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