CMOS 技術(shù)通過(guò)平衡性能、能源效率和經(jīng)濟(jì)性，徹底改變了電子行業(yè)。片上系統(tǒng) (SoC) 范例允許采用通用方法來(lái)驅(qū)動(dòng)日益復(fù)雜的系統(tǒng)，在單個(gè)芯片上集成越來(lái)越多的晶體管。正如已故的戈登摩爾在半個(gè)多世紀(jì)前所預(yù)測(cè)的那樣，這也實(shí)現(xiàn)了大批量和低成本的生產(chǎn)，提高了電子產(chǎn)品的可承受性。

摩爾表示，半導(dǎo)體芯片上的晶體管數(shù)量每?jī)赡昃蜁?huì)增加一倍，這一趨勢(shì)將推動(dòng)日益強(qiáng)大和高效的電子設(shè)備的發(fā)展。簡(jiǎn)而言之，你可以通過(guò)把事情變得更小來(lái)讓事情變得更好。

對(duì)小型化和通用設(shè)計(jì)的極大關(guān)注是 CMOS 在過(guò)去幾十年中取得巨大成功的核心，但如今已接近其物理極限。

CMOS 縮放遇到多個(gè)障礙

雖然 SoC 方法提供了最大的能源效率，但它促使系統(tǒng)架構(gòu)師在 CMOS 平臺(tái)內(nèi)積累大量復(fù)雜的功能。2000 年代誕生的多核架構(gòu)的優(yōu)化導(dǎo)致了多種計(jì)算引擎的興起，從最初的 CPU 到 GPU 的分割，到不同功率優(yōu)化的處理器，再到不同類型的加速器。多年來(lái)，SoC 內(nèi)的內(nèi)存子系統(tǒng)也發(fā)生了廣泛的多樣化，導(dǎo)致了復(fù)雜的層次結(jié)構(gòu)和各種訪問(wèn)機(jī)制。

這種持續(xù)優(yōu)化背后的驅(qū)動(dòng)力是需要根據(jù)其必須執(zhí)行的任務(wù)類型或工作負(fù)載來(lái)優(yōu)化計(jì)算系統(tǒng)，每個(gè)任務(wù)或工作負(fù)載都高度特定于目標(biāo)應(yīng)用程序。值得注意的是，這種演變甚至可以在單一技術(shù)平臺(tái)內(nèi)實(shí)現(xiàn)，而且就目前情況而言，有幾個(gè)重要的障礙阻礙了其進(jìn)一步發(fā)展：

• 我們正在見(jiàn)證由微凸塊節(jié)距縮放和混合鍵合驅(qū)動(dòng)的芯片間電氣互連的巨大進(jìn)步，這允許對(duì) SoC 功能進(jìn)行細(xì)粒度劃分?；诠韫庾訉W(xué)的光學(xué)互連和 3D 互連的進(jìn)步實(shí)現(xiàn)了聯(lián)合封裝，以更短的長(zhǎng)度提供高帶寬、低功耗的光學(xué)連接。這就引出了一個(gè)問(wèn)題：SoC 方法是否仍然保持其原有的能效優(yōu)勢(shì)。分成多個(gè)芯片可以在成本和性能優(yōu)化方面帶來(lái)巨大的好處。

• 應(yīng)用的多樣性需要先進(jìn)的技術(shù)來(lái)突破計(jì)算性能的界限，這使得 CMOS 達(dá)到了其作為通用平臺(tái)所能提供的極限。設(shè)計(jì)人員現(xiàn)在需要解決單一平臺(tái)的限制，這有時(shí)會(huì)導(dǎo)致效率大幅降低。

• 整個(gè) CMOS 平臺(tái)的整體縮放解決方案變得越來(lái)越難以實(shí)現(xiàn)。例如，2 納米納米片技術(shù)將使傳統(tǒng)的厚氧化物 IO 電路從 SoC 中移出。SRAM 的擴(kuò)展程度不如邏輯，并且 SoC 中的功率需要通過(guò)背面互連網(wǎng)絡(luò)進(jìn)行分配，因?yàn)檎婊ミB電阻會(huì)變得令人望而卻步。

• 由于晶體管 RC 寄生效應(yīng)的增長(zhǎng)快于驅(qū)動(dòng)強(qiáng)度的增長(zhǎng)，CMOS 的節(jié)點(diǎn)到節(jié)點(diǎn)性能改進(jìn)也顯著降低。由于設(shè)計(jì)規(guī)則和工藝集成的復(fù)雜性，先進(jìn) CMOS 的設(shè)計(jì)和晶圓成本顯著增加，因此出現(xiàn)了這種情況。

從通用到「驚喜彩票」

在技術(shù)和產(chǎn)品需求不斷變化的有趣背景下，創(chuàng)造性的組合催生了創(chuàng)新的解決方案。例如，Apple M1 Ultra 本質(zhì)上是通過(guò)硅橋?qū)蓚€(gè)芯片縫合在一起，從而創(chuàng)建具有前所未有的性能和功能的混合 SoC。AMD 通過(guò)在原始處理器 SoC 頂部 3D 堆疊 SRAM 芯片來(lái)增加內(nèi)存容量。在人工智能領(lǐng)域，超級(jí)橫向擴(kuò)展處理系統(tǒng)（例如全晶圓 Cerebras 的 WSE-2 和 Nvidia 的大型 GPU 芯片 H100 組合 HBM DRAM）正在突破深度學(xué)習(xí)計(jì)算的界限。

上面的例子說(shuō)明了技術(shù)開(kāi)發(fā)是如何根據(jù)給定應(yīng)用程序空間的具體需求而被推向極端的。與此同時(shí)，增強(qiáng)現(xiàn)實(shí)和虛擬現(xiàn)實(shí)、6G 無(wú)線和自動(dòng)駕駛汽車等新興應(yīng)用將需要極大的性能改進(jìn)和功耗降低。工作負(fù)載和操作條件將進(jìn)一步增加 CMOS 所支持的實(shí)現(xiàn)的多樣性，從而迫使人們做出更多次妥協(xié)。

換句話說(shuō)，我們正在目睹 CMOS 未能發(fā)揮其作為通用技術(shù)的強(qiáng)大作用。相反，我們最終會(huì)遇到這樣的情況：應(yīng)用程序的成功將取決于可用的 CMOS 滿足其特定邊界條件的程度。Sara Hooker 創(chuàng)造了「硬件彩票」，表明硬件決定了哪些研究想法會(huì)成功或失敗。

協(xié)同優(yōu)化系統(tǒng)和技術(shù)

當(dāng)你唯一的工具是錘子時(shí)，你很容易把所有問(wèn)題都當(dāng)作釘子來(lái)對(duì)待。解決這個(gè)難題的唯一方法是擴(kuò)展工具箱。換句話說(shuō)，我們需要更加通用的技術(shù)平臺(tái)，因?yàn)橐苿?dòng)芯片組的能源、成本、溫度、功率密度、內(nèi)存容量、速度等限制與 HPC 或 VR 系統(tǒng)的限制非常不同。

這就是為什么我們?cè)O(shè)想一種由系統(tǒng)技術(shù)協(xié)同優(yōu)化 (STCO) 驅(qū)動(dòng)的全新范例：CMOS 2.0。STCO 涉及系統(tǒng)設(shè)計(jì)人員與技術(shù)團(tuán)隊(duì)密切合作，以確定最合適的選項(xiàng)，而不是依賴現(xiàn)成的擴(kuò)展選項(xiàng)。技術(shù)團(tuán)隊(duì)在開(kāi)發(fā)下一代產(chǎn)品時(shí)還需要了解特定的系統(tǒng)規(guī)范。應(yīng)用程序、工作負(fù)載和系統(tǒng)限制的多樣性將需要更廣泛的技術(shù)選擇。

它需要重新思考技術(shù)平臺(tái)，以便滿足各種系統(tǒng)和應(yīng)用程序的需求。CMOS 2.0 通過(guò)啟用定制芯片來(lái)實(shí)現(xiàn)這一目標(biāo)，這些芯片是根據(jù)多個(gè) 3D 堆疊層中的各種功能的智能分區(qū)而構(gòu)建的。

CMOS2.0 具有與經(jīng)典 CMOS 平臺(tái)相同的「外觀和感覺(jué)」

與我們今天看到的異構(gòu)系統(tǒng)不同，在異構(gòu)系統(tǒng)中，混合鍵合解決了內(nèi)存限制，有源中介層解決了帶寬限制，背面配電網(wǎng)絡(luò)解決了功耗問(wèn)題，而 CMOS 2.0 通過(guò)在 SoC 內(nèi)部引入異構(gòu)性，采取了更具革命性的方法。它將具有與經(jīng)典 CMOS 平臺(tái)相同的「外觀和感覺(jué)」，同時(shí)為系統(tǒng)優(yōu)化提供更多功能。密集邏輯層將代表大部分成本，并且仍然需要擴(kuò)展。然而，其他縮放限制現(xiàn)在已被物理刪除到其他層。

兩全其美

CMOS 2.0 將利用現(xiàn)有的和新的先進(jìn) 2.5D 和 3D 互連技術(shù)，例如密集間距銅混合鍵合、電介質(zhì)鍵合、小芯片集成、晶圓背面處理以及涉及異質(zhì)層轉(zhuǎn)移的順序 3D 集成。它將允許 SoC 的高互連粒度以及封裝內(nèi)系統(tǒng)提供的高科技異構(gòu)性，從根本上解除傳統(tǒng) CMOS 的限制。

CMOS 2.0 將允許使用低電容、低驅(qū)動(dòng)晶體管來(lái)驅(qū)動(dòng)短程互連，同時(shí)利用單獨(dú)層中的高驅(qū)動(dòng)晶體管來(lái)驅(qū)動(dòng)長(zhǎng)程互連。新的嵌入式存儲(chǔ)器可以作為高速緩存層次結(jié)構(gòu)中的單獨(dú)層引入。它還可以實(shí)現(xiàn)極端的 BEOL 節(jié)距圖案以進(jìn)行縮放，而不受電源壓降的限制。引入非硅器件（如 2D 材料）、新型嵌入式存儲(chǔ)器（如 MRAM 或沉積氧化物半導(dǎo)體）將變得更加容易，因?yàn)樗鼈儫o(wú)需滿足通用 CMOS 規(guī)范。對(duì)于設(shè)計(jì)人員來(lái)說(shuō)，CMOS 2.0 平臺(tái)感覺(jué)就像傳統(tǒng)的 CMOS，但具有顯著擴(kuò)展且更通用的工具箱。

雖然尺寸縮放不再是推動(dòng)計(jì)算縮放的唯一答案，但 CMOS 2.0 不會(huì)消除增加密度的需要。然而，擴(kuò)展問(wèn)題必須以更全面的方式解決，因?yàn)榇鸢笗?huì)根據(jù)應(yīng)用程序的不同而不同。高密度邏輯將優(yōu)化每瓦性能，而高驅(qū)動(dòng)邏輯則保持關(guān)鍵路徑中的帶寬和性能。擴(kuò)展性較差的設(shè)備，例如密集邏輯厚氧化物 IO、電源開(kāi)關(guān)、模擬或 MIMCAP，現(xiàn)在可以使用更具成本效益的技術(shù)節(jié)點(diǎn)集成在單獨(dú)的層中。移除所有必要但不可擴(kuò)展的 SoC 部件也為一系列新型設(shè)備打開(kāi)了大門(mén)。

革命已經(jīng)開(kāi)始

背面配電網(wǎng)絡(luò)是我們進(jìn)入新 CMOS 2.0 時(shí)代的第一個(gè)跡象。所有主要代工廠都宣布他們將轉(zhuǎn)向在晶圓背面配備配電系統(tǒng)的集成芯片，這對(duì)于實(shí)現(xiàn)高性能和節(jié)能電子設(shè)備變得越來(lái)越重要。晶圓背面處理的使用為集成電源開(kāi)關(guān)等設(shè)備、從正面遷移全局時(shí)鐘路由或添加新的系統(tǒng)功能提供了機(jī)會(huì)。

可以說(shuō)，這種范式轉(zhuǎn)變提供了更復(fù)雜的技術(shù)現(xiàn)實(shí)。EDA 工具的發(fā)展速度有多快？分區(qū)的成本和復(fù)雜性是否會(huì)變得令人望而卻步？CMOS 2.0 平臺(tái)的熱性能是否可控？只有時(shí)間會(huì)給出答案。引用德國(guó)哲學(xué)家和革命家弗里德里?！ざ鞲袼沟脑挘骸笡](méi)有人確切知道他正在創(chuàng)造的革命。」與此同時(shí)，這也正是這些時(shí)代如此迷人的原因。探索這些未知領(lǐng)域需要整個(gè)半導(dǎo)體生態(tài)系統(tǒng)的密切合作和共同創(chuàng)新。受到威脅的不是摩爾定律本身，而是它所代表的促進(jìn)經(jīng)濟(jì)增長(zhǎng)、科學(xué)進(jìn)步和可持續(xù)創(chuàng)新的能力。