用柵極驅(qū)動器集成電路制作的100Ｗ數(shù)字功率放大器
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由于加有負反饋，所以即使D類輸出級所加的電源電壓有所變動，對放大器的增益也影響不大。所以電源電路采用變壓器電源，不對電源電壓進行穩(wěn)壓。
為了在負載電阻8繳鮮涑?00W的功率，其電源電壓應至少等于輸出信號的最大振幅和D類輸出級的電壓損失之和。經(jīng)計算可知輸出信號的最大振幅為40V左右，所以電源電壓至少應大于±40V。再考慮到輸出級的電壓損失和電源的負載特性，無負載時所需的電源電壓至少應比上面的確良±40V電壓高出20%，所以把無負載時的電源電壓定為±50V。順便說一句，輸出級的電壓損失包括大功率MOS-FET的導通電阻和輸出端低通濾波器的電感的直流電阻（約50M劍┮?鸕牡繆菇怠８昧講糠值牡繆菇翟?00W輸出時約為0.7V[5×(0.09+0.05)]。
該電路的振蕩頻率由運算放大器構成的積分器和后面的開關電路的延遲時間及負反饋量來決定。積分器為二階積分器，增大音頻范圍內(nèi)的負反饋量可以改善放大器的失真率。
與運算放大器相連接的晶體三級管Tr1是電平移動電路。由于半橋驅(qū)動器集成電路IR2010是單電源供電的集成電路，需要將以地電位為基準的積分器輸出向以負電源為基準進行電平移動。
將電平移動后的信號進入CMOS邏輯電路的反相器。用第一個反相器把信號變換成1此特的信號。為了向IR2010輸入時間精度高（脈沖前、后沿陡峭）的PWM信號，用后面的多個反相器對脈沖波形進行整形。這樣做還可以減小驅(qū)動器集成電路內(nèi)邏輯延遲時間的不一致造成的影響。
驅(qū)動器集成電路的供電電壓較高，由源電壓會隨開關狀態(tài)產(chǎn)生變動，內(nèi)部邏輯的閥值會產(chǎn)生變化，導致延遲時間不一致。當這種不一致過大時會引起大功率MOS-FET的開關定時不準確，空載時間變動，最終導致失真率變惡化。為了減小這種惡化，應加大驅(qū)動器集成電路的輸入信號，并使輸入信號的上升沿和下降沿盡量地陡。另外，驅(qū)動器集成電路的延遲時間是振蕩所需的延遲時間的一部分。
在IR2010的內(nèi)部為了驅(qū)動后面的D類輸出級的兩只大功率MOS-FET，分別集成有兩個驅(qū)動電路。上部驅(qū)動電路的電源是通過自舉電路來提供的，圖1中的C28（3.3礔）和D21即是自舉電容和自舉二極管。上部驅(qū)動電路部分與其他部分間的耐壓達200V，是通過耐壓200V的結來實現(xiàn)隔離的。
對IR2010來說，輸出的驅(qū)動信號導通延遲時間比關斷延遲時間長30nS左右，所以在驅(qū)動器集成電路的輸入級可不必設置空載時間形成電路。為了實現(xiàn)低失真率，空載時間應短一些為好。但是當空載時間過短時，穿通電流將增大。
對于數(shù)字放大器來說，在過載時會反復出現(xiàn)周期短的峰值很大的浪涌電壓。大功率MOS-FET的耐壓至少應大于該浪涌電壓和電源電壓之和。經(jīng)計算MOS-FET的最低耐壓為130V，所以選用了耐壓為150V的IRFB23N15D。該管的柵極總電荷量Qg≤56nC，導通電阻RDS(on)≤90m蕉己芐。?屎嫌糜諞?00kHz通斷的數(shù)字功率放大器。
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