使用FPGA在環(huán)仿真加速驗證

　　使用系統(tǒng)級仿真和HDL協(xié)同仿真驗證DDC算法之后，便可以立即在FPGA目標(biāo)平臺上部署DDC算法。對算法執(zhí)行基于FPGA的驗證（也稱為FPGA在環(huán)仿真）可以增強對算法在現(xiàn)實環(huán)境中有效運行的信心。相比基于主機的HDL仿真，該驗證可以使工程師更快地運行測試方案。

　　對于DDC算法而言，可以使用Simulink模型驅(qū)動FPGA輸入激勵并分析FPGA的輸出（圖10）。與HDL協(xié)同仿真一樣，在Simulink中始終可以利用相關(guān)數(shù)據(jù)進(jìn)行分析。

　　圖11對比了HDL協(xié)同仿真和FPGA在環(huán)仿真這兩種用于DDC設(shè)計的驗證方法。在本案例中，F(xiàn)PGA在環(huán)仿真的速度是HDL協(xié)同仿真的23倍。這樣的速度提升使工程師能夠運行更廣泛的測試用例并對其設(shè)計進(jìn)行回歸測試。這使他們能夠識別出有待進(jìn)一步分析的潛在問題區(qū)域。

　　盡管HDL協(xié)同仿真速度較慢，但它卻提高了HDL代碼的可見性。因此，它很適合針對FPGA在環(huán)仿真過程中發(fā)現(xiàn)的問題區(qū)域進(jìn)行更詳細(xì)的分析。

　　總結(jié)

　　如果工程師遵循本文所述的四種最佳方法，開發(fā)FPGA原型將比傳統(tǒng)的手動工作流程快出許多，并能使工程師信心倍增。此外，工程師還可以在整個開發(fā)過程中繼續(xù)優(yōu)化自己的模型，并快速地重新生成有關(guān)FPGA實現(xiàn)的代碼。與依賴手工編寫HDL的傳統(tǒng)工作流程相比，這種能力可以顯著縮短設(shè)計迭代的周期。