增強(qiáng)型并行端口EPP擴(kuò)展移位寄存器輸出接口的方
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關(guān)鍵詞：增強(qiáng)型并行端口（EPP），移位寄存器輸出，CPLD，Verilog HDL
1 引 言
由于ISA總線插槽在臺(tái)式機(jī)中逐漸減少，甚至消失，微機(jī)控制系統(tǒng)中越來(lái)越多地利用并行口進(jìn)行數(shù)據(jù)傳送。增強(qiáng)型并行端口EPP（Enhanced ParallelPort）不但與傳統(tǒng)的標(biāo)準(zhǔn)并行端口（SPP）兼容，而且傳送速率可以達(dá)到500k～2Mbyte／s（相當(dāng)于ISA總線的傳送速率），特別是EPP提供了硬件握手信號(hào)，為軟硬件設(shè)計(jì)提供了方便。因此，工業(yè)控制中基于EPP的應(yīng)用日益廣泛。
一些諸如熱印頭，LED顯示驅(qū)動(dòng)器等點(diǎn)陣控制器件，由于控制點(diǎn)數(shù)多，一般使用移位寄存器接收數(shù)據(jù)。若采用并行I／O口產(chǎn)生移位寄存器輸出數(shù)據(jù)和同步脈沖，通常需要多個(gè)I／O讀寫周期。這里介紹一種利用EPP并行端口擴(kuò)展移位寄存器輸出接口的方案，可在一個(gè)I／O讀寫周期完成一個(gè)字節(jié)的輸出，達(dá)到高速傳送的效果。
2 EPP協(xié)議簡(jiǎn)介
EPP協(xié)議是IEEE1284中規(guī)定的一種雙向傳送并行接口，它保持了與標(biāo)準(zhǔn)并行口（SPP）的兼容性。表1是SPP和EPP的引腳定義及其功能。
EPP寄存器占用8個(gè)相鄰的I／O地址空間。基地址＋0～＋2與SPP相同，分別為SPP的數(shù)據(jù)寄存器、狀態(tài)寄存器和控制寄存器，對(duì)它們進(jìn)行I／O操作不會(huì)產(chǎn)生EPP讀寫周期?；刂罚?為EPP地址口，基地址＋4為EPP數(shù)據(jù)口，對(duì)他們進(jìn)行I／O操作就可以產(chǎn)生EPP地址或數(shù)據(jù)的讀寫周期。
3 移位寄存器輸出接口的實(shí)現(xiàn)
本文提出的EPP并行口擴(kuò)展移位寄存器輸出接口方案，主要用了Wait握手信號(hào)。在移位寄存器移位過(guò)程中，保持Wait信號(hào)為低，阻止EPP周期結(jié)束，使移位輸出在一個(gè)EPP周期內(nèi)完成。另外使用一個(gè)計(jì)數(shù)器來(lái)控制移位寄存器移位，保證一個(gè)EPP周期內(nèi)只發(fā)生8個(gè)移位動(dòng)作，以防數(shù)據(jù)出錯(cuò)。
評(píng)論