系統(tǒng)時鐘優(yōu)化可以提升系統(tǒng)的性能，但也頗具挑戰(zhàn)性。為模數(shù)轉(zhuǎn)換器設計抖動為350飛秒（fs）的編碼電路是相對容易的，但這是否能夠滿足當今的高速需求？例如，測試AD9446-100¹（16 bit 100 MHz ADC）時，在Nyquist區(qū)使用100 MHz的采樣時鐘頻率，350 fs的抖動將使信噪比（SNR）下降約3 dB。如果在第三Nyquist域中使用105 MHz的模擬輸入信號測試相同的設備，SNR下降可達10 dB。為了將時鐘抖動減少到100 fs或更少，設計者需要理解時鐘抖動來自哪里，以及ADC能夠允許多大的抖動。如果在電路設計完成后才發(fā)現(xiàn)時鐘電路性能受抖動的限制，并且在設計階段中本可以很容易地避免該問題發(fā)生，這時已經(jīng)太晚了。

在這里我們將討論相關(guān)的時鐘參數(shù)和方法以實現(xiàn)高速轉(zhuǎn)換器預期的性能，為此要用到一些技術(shù)訣竅和經(jīng)驗。首先從典型的ADC時鐘方案開始，如圖1中所示，我們將焦點放在信號鏈路中每一級的可用于優(yōu)化時鐘的技術(shù)，并且指明一些應避免使用的常用技術(shù)。

圖1. 典型的時鐘信號鏈路

什么是抖動？
抖動是系統(tǒng)時鐘電路設計中最重要的參數(shù)，因此了解某些基礎知識并且理解術(shù)語的含義是十分重要的。許多技術(shù)文獻描述了關(guān)于抖動的十分精確的數(shù)學模型，但是設計性能優(yōu)良的轉(zhuǎn)換器并非全部取決于精確的抖動描述。設計人員必須理解抖動如何進入系統(tǒng)以及如何使抖動的影響最小。

抖動是時鐘邊沿的位置變化，這將產(chǎn)生定時誤差，直接導致轉(zhuǎn)換幅度精度的誤差（圖2a）。模擬輸入頻率的增加導致輸入信號的斜率增加，這將使轉(zhuǎn)換誤差放大（圖2b）。應當注意，轉(zhuǎn)換誤差的度量是相對的，10 bit器件0.5 LSB（最低有效位）的轉(zhuǎn)換誤差等效于16 bit器件32 LSB的誤差。這意味著隨著ADC分辨率和模擬輸入頻率的增加，抖動變得更加引人注意。

圖2. 轉(zhuǎn)換誤差是時鐘抖動和模擬輸入頻率的函數(shù)

直觀上看，它們之間的關(guān)系是非常明顯的，因此工程師可以通過分析ADC性能和編碼時鐘抖動之間的關(guān)系，最終確定可接受的抖動量。式1定義了理想ADC（具有無窮大分辨率）SNR（dB）與頻率的關(guān)系，而式2定義了N（10、12、14或16）bit理想ADC的SNR（dB）。

（1） 參看圖3的斜線

（2） 參看圖3的水平線

圖3是由這兩個公式畫出的曲線圖。用戶可以在曲線交點處確定給定模擬輸入信號頻率時可容忍的總時鐘抖動量。在低頻下，精度受到轉(zhuǎn)換器分辨率的限制。然而，隨著輸入信號頻率的增加，在大于某個頻點之后，ADC的性能將受控于系統(tǒng)的總時鐘抖動。位于該頻點左側(cè)的輸入信號頻率，無須考慮小抖動的問題。

圖3. 理想ADC的SNR vs. 模擬輸入信號頻率和抖動

然而，如果信號頻率在該頻點附近或者在其右側(cè)，則必須降低頻率或分辨率，或者必須提高抖動指標。因此，抖動越大，SNR性能受控于時鐘系統(tǒng)抖動的頻點就越低。

例如，如果使用具有350 fs抖動的時鐘測試14 bit ADC，為了避免性能下降，輸入信號頻率必須低于35 MHz（14 bit水平線與350 fs斜線的交點）。如果抖動為100 fs，則輸入信號頻率可以達到125 MHz。

實際上，當模擬測試頻率接近交點時，使用該一階近似的簡化模型便喪失了有效性。為了全面地理解時鐘抖動對ADC性能的影響，除了分辨率以外，還要考慮量化噪聲和模擬輸入幅度（式3，基于參考文獻9）。

（3）

其中
SNR=信噪比（dB）
fa=滿刻度正弦波的模擬輸入頻率
tj rms=內(nèi)部ADC抖動和外部時鐘抖動的組合rms抖動
ε=ADC的平均差分非線性（DNL）（LSB）
N=ADC的分辨率（bit）
V_{NOISE rms}=ADC的有效輸入噪聲
如果tj rms=0，ε=0并且V_{NOISE rms}=0，則上面的公式變?yōu)槲覀兯煜さ?BR style="LINE-HEIGHT: 15px; FONT-FAMILY: Arial, Helvetica, sans-serif">SNR=6.02N+1.76dB