位同步提取數(shù)字鎖相環(huán)由CPU2實(shí)現(xiàn)，其P1.4輸入的控制信號(hào)MSKC來自CPU1,由工作方式?jīng)Q定：在FSK/MSK工作方式時(shí)，MSKC=1;在GMSK/GFSK工作方式時(shí)，MSKC=0.

　　對(duì)接收的隨機(jī)數(shù)字信號(hào)，可近似認(rèn)為兩相鄰碼元中出現(xiàn)00、01、10、11的概率相等，其中有數(shù)據(jù)跳變的占一半。而對(duì)無DLF的數(shù)字鎖相環(huán)而言，每發(fā)生數(shù)據(jù)跳變可調(diào)整相位一次，因此平均每2Tb s可調(diào)整相位一次，故同步建立時(shí)間為：

　　有DLF的數(shù)字鎖相環(huán)，調(diào)整相位的速率要比無DLF的低，故同步帶比式（5）小。

　　由式（1）、式（2）、式（5）可知，3個(gè)性能指標(biāo)都取決于DCO周期調(diào)整步距δ：δ愈大，同步帶愈大，同步建立時(shí)間愈短，但相位誤差卻增大了。所以δ應(yīng)折中選取，在保證鎖相環(huán)路能鎖定（同步）的前提下，δ盡可能取小些，以減小相位誤差。

　　本設(shè)計(jì)采用單片機(jī)芯片實(shí)現(xiàn)數(shù)字電路相關(guān)器件，簡(jiǎn)化了相關(guān)器件復(fù)雜的邏輯電路設(shè)計(jì)，降低了系統(tǒng)的功耗和成本，提高了系統(tǒng)的可靠性。實(shí)現(xiàn)位同步的方法很多，本文討論的是采用數(shù)字鎖相環(huán)技術(shù)來提取位同步信號(hào)。在位同步提取中，如何縮小同步建立時(shí)間、降低位誤差及增大同步保持時(shí)間是好的位同步設(shè)計(jì)的努力方向。