帶有多個處理單元的SoC器件目前是產(chǎn)品設(shè)計鏈上的重要一環(huán)。本文綜合各種因素評估了不同處理單元的優(yōu)缺點，并通過衛(wèi)星無線電接收器的設(shè)計實例幫助開發(fā)人員理解SoC所涉及處理任務(wù)之間的復雜平衡并有效掌握系統(tǒng)功能的劃分。

　　在準備開發(fā)目前越來越復雜的便攜式系統(tǒng)時，設(shè)計人員面對的最大挑戰(zhàn)之一就是采用什么樣的處理器組合來實現(xiàn)最優(yōu)化的“3P”指標，即系統(tǒng)性能最高、價格最低及功耗最小。系統(tǒng)級芯片(SoC)集成使得今日的創(chuàng)新成為可能，但它常常涉及把不同的處理器單元結(jié)合在單一的器件之上。這些單元可以包括可編程功能，如通用微處理器(通常是RISC)、DSP、FPGA和加速器，而且還可能有固定功能的加速器。由于這些單元都可以專用器件形式獲得，因此對設(shè)計人員來說，在它們之中進行全面的性能評估，進而決定以最有效的方式組合使用它們，有可能是一項相當困難的工作。

　　處理單元的優(yōu)缺點分析

　　在實現(xiàn)多內(nèi)核處理器之前，在RISC和DSP之間進行挑選曾相對較為簡單。如果大量的系統(tǒng)處理工作和數(shù)據(jù)有關(guān)，那么采用RISC，即使信號處理會受些損失。如果大量的處理工作和信號有關(guān)，那么采用DSP，并力爭獲得差強人意的控制和數(shù)據(jù)處理性能。但對多內(nèi)核集成而言，考慮到要添加其它處理單元，這類選擇變得非常復雜。正確的答案不完全是技術(shù)性的，而是要基于優(yōu)化靈活性、便于使用、成本、功耗和性能多方面來考慮。

　　各種處理單元的基本優(yōu)點和缺點概括在表1之中。通用RISC處理器專為數(shù)據(jù)處理而優(yōu)化，很容易使用而且很靈活，其成本、功耗和性能都可接受。DSP為實時信號而優(yōu)化，它們處理實時信號所需的功耗和成本通常比RISC低，不過，它們常常更難使用。

　　可編程加速器或半可編程處理器可設(shè)計用來數(shù)據(jù)或信號處理。一個例子就是用于通信系統(tǒng)的Viterbi處理器，對Viterbi編碼或解碼來說它是完全可編程的，但對任何其它功能來說毫無用處。就其功能而言，一個可編程加速器的成本、功耗總是比RISC或DSP要低，而性能要高，但從本質(zhì)上講，它稍欠靈活、更難使用，而且對缺陷(bug)的容忍度低，不容易更改。

　　用于數(shù)據(jù)或信號處理的固定功能加速器(一般為ASIC)只能完成一種特定的功能。固定功能加速器總是一種成本最低、功耗最低、性能最高的解決方案，但它們?nèi)鄙偃魏纬潭鹊撵`活性。一旦ASIC設(shè)計出來并調(diào)試通過，到了系統(tǒng)開發(fā)人員手里，它會變得非常易用。但是其設(shè)計和調(diào)試與可編程器件相比非常困難，而且以后不可能進行再編程。