信息化、自動化、智能化、高集成度已經(jīng)成為當今工程技術(shù)領(lǐng)域的發(fā)展趨勢，并廣泛應用于各個領(lǐng)域?？删幊唐舷到y(tǒng)（SoPC）技術(shù)將中央處理器、內(nèi)存、I/O接口以及大型可編程數(shù)字邏輯單元融合到單塊FPGA芯片上，使得整個系統(tǒng)小型化、集成度高、靈活性強、功耗低且成本低廉。

　　基樁的低應變完整性測試因其簡單易用及較低的成本，被廣泛用于分析和評價基樁的工程建造質(zhì)量。大多數(shù)傳統(tǒng)的低應變樁身檢測儀器都采用獨立的單元：包括信號調(diào)制單元、模數(shù)轉(zhuǎn)換器、存儲器、微控制器及其外圍電路和PC104工控機。因此，其很難在功耗、成本及抗噪性上令人滿意。本文提出了一種基于以Altera NiosⅡ軟核處理器為核心單元的SoPC的智能低應變反射波檢測系統(tǒng)。該系統(tǒng)的硬件結(jié)構(gòu)包括信號采集單元、存儲器模塊、電源模塊、LCD觸摸屏、USB/UART接口及SoPC模塊Altera CycloneⅡ EP2C8。

　　1 低應變反射波法簡介

　　大多數(shù)的基樁缺陷檢測都是基于音波回音法，低應變反射波法也不例外。在該方法中，通過直徑4~5 cm的小錘敲擊基樁頂部得到震源。再利用基樁上的加速度計來捕獲記錄加速度的變化情況，進而計算得到速度時間曲線[1]。其示意圖如圖1所示。

　　圖1中橫坐標為速度，縱坐標為時間。該測試記錄能反映出震源波在樁內(nèi)的運動情況。根據(jù)一維波理論，聲波信號的幅度是一個與基樁阻抗相關(guān)的函數(shù)。因此，基樁的長度及缺陷的位置便可由式(1)計算得到。