根據(jù)系統(tǒng)結構需求，IP核的設計如下：

　　NiosⅡ/經濟型軟核處理器：SoPC Builder中包含三種可選的軟核處理器[4]。NiosⅡ/經濟型軟核處理器具備最小的體積，完全能滿足本設計的應用需求。

　　片上存儲器：EP2C8 FPGA提供165 888 bit的RAM內存，共計36個M4k的存儲塊。

　　定時器模塊提供了系統(tǒng)所需的時鐘中斷。

　　并行輸入輸出模塊（PIO）通過2 bit的二進制信號來控制濾波器的截止頻率，并負責檢測觸發(fā)信號。

　　串行外設接口（SPI）作為從屬設備來與模數(shù)轉換器通信。

　　通用異步收發(fā)器（UART）提供了人機交互接口。反射波數(shù)據(jù)經過采集和調制后，可以通過USB-UART轉換芯片CP2102將其由SoPC模塊上傳至電腦做進一步的處理。這里，USB接口可被視作一個虛擬的通用異步收發(fā)器來訪問。

　　LCD模塊用來控制分辨率為320×240的液晶觸摸屏，其參數(shù)可自行定制。

　　EPCS、CFI和SDRAM控制器的作用是控制外圍擴展存儲器。EPCS控制器在系統(tǒng)啟動時從EPCS4（串行配置芯片）下載硬件配置文件到FPGA。CFI（通用閃存接口）控制器具備32 Mb的Avalon接口（S29AL032），SDRAM控制器同樣也具備64 Mb的Avalon接口，為訪問存儲器提供了便利。系統(tǒng)運行中,閃存存儲配置文件，而SDRAM存儲各類數(shù)據(jù)。

　　所有的模塊將由用戶或SoPC Builder指派不同的地址。NiosⅡ處理器通過Avalon總線訪問這些模塊或外部設備。

　　3.2 信號采集模塊

　　選擇用于低應變反射波檢測系統(tǒng)的加速度傳感器，必須使其與小錘在敲擊后產生的反射波的頻率匹配。一般來說,用于基樁無損檢測的有效信號頻率為0~2 kHz，加速度傳感器LC0104T正好滿足這個條件，其敏感度為100 mV/g，量程為50 g，且頻率范圍達到9 kHz，安裝諧振點為27 kHz。基于SoPC的信號采集模塊信道噪聲低，精度高，如圖4。

　　加速度傳感器的輸出端與20 kΩ的電阻并聯(lián)，將電流信號轉換成毫伏級的電壓信號。在信號傳輸過程中，用二階有源巴特沃斯低通濾波器來優(yōu)化信號，并過濾掉高頻噪聲。NiosⅡ通過PIO可以控制4個可編程中斷的頻率，分別是500 Hz、1 kHz、2 kHz和4 kHz。

　　AD7764是一種高性能、高速率、24位的Σ-Δ型A/D轉換器，融合了寬輸入帶寬、高速率的特性，312 kHz輸出數(shù)據(jù)速率時動態(tài)范圍為109 dB，并且與FPGA有著靈活的SPI接口(SCO、nFSO、SDO、SDI)。FPGA中50 MHz的外部時鐘信號可通過鎖相環(huán)分頻輸出20 MHz時鐘信號,以此驅動AD7764的MCLK,并使A/D轉換器的nRESET端口在每個MCLK時鐘周期中被置低,這樣，NiosⅡ就可以通過SPI從模塊讀取包括24位轉換數(shù)據(jù)的32位信號。

　　為了記錄整個波形,低應變反射波的采樣流程如下：通過LCD觸摸屏發(fā)出采集信號指令，當觸發(fā)器偵測到通過濾波器的輸入信號的電壓達到閾值電壓時，便傳送給NiosⅡ處理器一個低電平到高電平的跳變信號,NiosⅡ處理器馬上記錄此閾值電壓信號的存儲地址。A/D轉換器開始捕獲1 024個采樣的輸入信號，NiosⅡ將24位轉換數(shù)據(jù)寫入外部閃存S29AL032中。最終，通過對加速度傳感器的數(shù)據(jù)處理，整個波形就可以用多個這樣的存儲地址中的數(shù)據(jù)，通過式(3)復原。