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          基于FPGA的DDR內(nèi)存條的控制研究與設(shè)計(jì)

          作者: 時間:2010-07-06 來源:網(wǎng)絡(luò) 收藏

            1 條的工作原理

            條是由多顆粒的 芯片互連組成, SDRAM是雙數(shù)據(jù)率同步動態(tài)隨機(jī)存儲器的縮寫。DDR SDRAM采用雙數(shù)據(jù)速率接口,也就是在時鐘的正沿或負(fù)沿都需要對數(shù)據(jù)進(jìn)行采樣。在本設(shè)計(jì)中采用的是hynix公司的lGB的HYMD564M646CP6-J。內(nèi)存條的工作原理與單顆粒內(nèi)存芯片的工作原理一樣,主要的控制信號以及控制信號完成的主要功能如表1所示。

            以上的控制信號及地址信號都是由差分時鐘信號中CK的正沿觸發(fā)。DDR SDRAM必須按照一定的工作模式來完成初始化,完成初始化后才能進(jìn)入到讀寫過程。DDR SDRAM的控制流程如圖1所示。

            初始化的過程為:(1)上電后,延時200us等待時鐘穩(wěn)定,然后將CKE拉高,執(zhí)行一次NOP或者DESELECT操作。(2)執(zhí)行一次precharge all操作。(3)設(shè)置擴(kuò)展模式寄存器(BAl為低電平BA0為高電平)使能DLL。(4)設(shè)置模式寄存器(BAl,BA0均為低電平)復(fù)位DLL。(5)執(zhí)行一次pre-charge all指令。(6)再經(jīng)過2個自刷新(Auto refresh)指令后再次設(shè)置模式寄存器設(shè)置操作模式。(7)延時200個周期才能進(jìn)行讀操作。DDR SDRAM的擴(kuò)展模式寄存器和模式寄存器的定義如圖2和圖3所示。

            完成初始化后進(jìn)入圖1中的IDEL狀態(tài),此時可以進(jìn)行讀寫操作。在進(jìn)行寫操作時,首先要進(jìn)入Row active狀態(tài),此時選中要操作的bank與row。然后執(zhí)行NOP操作等待tRCD的時間后可以進(jìn)入寫狀態(tài)。


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          關(guān)鍵詞: FPGA DDR 內(nèi)存 SDKAM

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