DSP 版

新的 DSP 版包括賽靈思邏輯版以及賽靈思 DSP捆綁包（System Generator 開(kāi)發(fā)環(huán)境和AccelDSP 綜合工具）。參見(jiàn)圖 3。

圖 3：DSP 版

DSP 版主要以算法開(kāi)發(fā)人員為目標(biāo)受眾，可幫助他們?cè)?a class="contentlabel" href="http://cafeforensic.com/news/listbylabel/label/賽靈思">賽靈思 FPGA 中實(shí)施復(fù)雜的算法。由于工作流程高度自動(dòng)化，因此用戶無(wú)需熟悉 HDL。

在流程中，算法開(kāi)發(fā)人員首先在 The MathWorks 推出的 MATLAB? 軟件環(huán)境中創(chuàng)建算法和算法的行為模型，然后再在 MathWorks’ Simulink? 產(chǎn)品中測(cè)試行為模型，在 MATLAB 和 Simulink 軟件之間迭代調(diào)試算法，直到算法行為達(dá)到預(yù)期為止。隨后，用戶則能用賽靈思 DSP 版來(lái)優(yōu)化和實(shí)施賽靈思 FPGA 算法。

算法開(kāi)發(fā)人員可在 DSP 版中用 System Generator 來(lái)取代構(gòu)成所有、大部分或部分算法的行為模塊。這些模塊包含了賽靈思 CORE Generator 庫(kù)中的優(yōu)化 IP，也就是說(shuō)用戶也能通過(guò)定制黑盒子用自己的HDL來(lái)取代所有或部分模塊。如果用戶在MATLAB軟件中創(chuàng)建了定制算法但沒(méi)有算法的 VHDL 表達(dá)，那么算法開(kāi)發(fā)人員可用 AccelDSP 綜合工具自動(dòng)將定制算法綜合到 VHDL 中，并創(chuàng)建新的 System Generator 模塊。該模塊可用 System Generator設(shè)計(jì)中的其他模塊來(lái)替代。System Generator 中的所有算法模塊被填充后，用戶按下按鈕，System Generator 就能自動(dòng)運(yùn)行 ISE 軟件的放置和布線工具，讓工具自己去實(shí)施 FPGA 算法表達(dá)。這樣，算法開(kāi)發(fā)人員只需幾分鐘就能在賽靈思 FPGA中實(shí)施算法，并了解算法在真實(shí)硬件上的工作情況。

DSP 版可鏈接至 Simulink 軟件，這使算法開(kāi)發(fā)人員能夠在 Simulink 和 MATLAB 環(huán)境中重復(fù)使用已開(kāi)發(fā)的測(cè)試基準(zhǔn)來(lái)測(cè)試其算法，從而確保硬件算法和軟件算法的版本行為一致。此外，算法開(kāi)發(fā)人員還能結(jié)合使用 DSP 版及 Simulink 和 MATLAB 軟件來(lái)執(zhí)行協(xié)同仿真任務(wù)，同時(shí)還能對(duì)算法進(jìn)行故障排除和修改，以實(shí)現(xiàn)最佳的性能與功能。例如，如果算法開(kāi)發(fā)人員在開(kāi)發(fā)過(guò)程中發(fā)現(xiàn)眾多行為模塊之一需要調(diào)整，則可在 FPGA 中運(yùn)行已知狀態(tài)良好的模塊，以便通過(guò)對(duì)故障模塊的反復(fù)調(diào)節(jié)測(cè)試迭代來(lái)加速驗(yàn)證工作。硬件協(xié)同仿真的運(yùn)行速度比純軟件仿真加快了 1,000 倍；而且算法越復(fù)雜，硬件仿真相對(duì)于軟件仿真的加速就越明顯。

在 ISE 設(shè)計(jì)套件 11.1 軟件中，System Generator 工具可運(yùn)行在 Linux 與 Microsoft Windows 上。