通過前期的大量仿真分析可以很好地保證設(shè)計(jì)的成功率。

　　(2)后仿真

　　在PCB Layout完成之后還需要對(duì)整個(gè)布好的PCB板進(jìn)行仿真，后仿真更強(qiáng)調(diào)對(duì)串?dāng)_和EMI的分析，如圖7所示。只要任何一個(gè)網(wǎng)絡(luò)不滿足設(shè)計(jì)需求，就需要對(duì)該網(wǎng)絡(luò)進(jìn)行修改，設(shè)計(jì)新的走線路徑，直至滿足設(shè)計(jì)需求。

　　1．6 電源分布系統(tǒng)(PDS)設(shè)計(jì)

　　PDS分析的目的，是要評(píng)估數(shù)字器件所需的瞬態(tài)電流，以提供一條良好的供電路徑。電流路徑中的寄生電感是導(dǎo)致供電網(wǎng)絡(luò)設(shè)計(jì)失敗的根源(例如地彈噪聲)。一種可能的情況是，IC信號(hào)應(yīng)當(dāng)發(fā)生翻轉(zhuǎn)時(shí)卻沒有翻轉(zhuǎn)；另一種更常見的情況是引起系統(tǒng)抖動(dòng)(Jitter)變大，從而導(dǎo)致時(shí)序錯(cuò)誤。在兩種情況中，都將造成系統(tǒng)工作不正?；蛘叱鲈O(shè)計(jì)規(guī)范定義的范圍。

　　首先檢驗(yàn)FPGA的靜態(tài)和瞬態(tài)電流需求，瞬態(tài)電流由設(shè)計(jì)的時(shí)鐘域、DCM利用率、開關(guān)邏輯數(shù)目以及同時(shí)翻轉(zhuǎn)輸出(SimuItaneous Switch Output，SSO)等因素決定，靜態(tài)和瞬態(tài)電流的大小可以利用XPE或XPower來取得。設(shè)計(jì)滿足需求的電源去耦網(wǎng)絡(luò)，并通過仿真確定所需電容值及其數(shù)量，同樣，電容在板上的擺放位置對(duì)PDS的影響也很重要。圖8表明了調(diào)整前后電源層阻抗的仿真結(jié)果。通過對(duì)電源去耦網(wǎng)絡(luò)的悉心設(shè)計(jì)，可以有效降低FPGA工作頻率范圍內(nèi)的電源阻抗。阻抗越低，意味著系統(tǒng)對(duì)瞬態(tài)電流的需求越能及時(shí)做出反應(yīng)，因此也越能減小電源的供電噪聲。

　　圖8是對(duì)電源VCCO對(duì)地的頻率一阻抗曲線的仿真圖。通過對(duì)電源去耦網(wǎng)絡(luò)的設(shè)計(jì)，可以保證在400 MHz的范圍內(nèi)，電源阻抗值是小于目標(biāo)阻抗的。

　　1．7 可測(cè)試性設(shè)計(jì)

　　隨著布線密度的增加，很難對(duì)PCB的每個(gè)信號(hào)都進(jìn)行物理連接檢測(cè)，特別是對(duì)于BGA封裝的芯片。另外，對(duì)高速信號(hào)添加測(cè)試點(diǎn)還會(huì)導(dǎo)致信號(hào)路徑阻抗不連續(xù)，引起反射，從而使信號(hào)完整性降低。為解決這一矛盾，在設(shè)計(jì)中首先對(duì)FPGA和與其相連的外圍電路的每個(gè)信號(hào)連接生成了一個(gè)測(cè)試設(shè)計(jì)，利用FPGA的邏輯資源對(duì)FPGA獲取到的輸入信號(hào)與期望的信號(hào)值進(jìn)行比較，對(duì)所得的結(jié)果通過JTAG端口或者其他外圍顯示電路(如LED)顯示輸出。

　　2 結(jié) 論

　　本文對(duì)驗(yàn)證平臺(tái)硬件設(shè)計(jì)中的FPGA相關(guān)分析進(jìn)行了詳盡描述。目的是通過設(shè)計(jì)流程前期的大量分析和仿真，將FPGA在整個(gè)設(shè)計(jì)系統(tǒng)的工作特性以及系統(tǒng)環(huán)境對(duì)FPGA的影響作用進(jìn)行模擬，得出的結(jié)果轉(zhuǎn)化為設(shè)計(jì)約束導(dǎo)人至PCB Layout的環(huán)境中，能有效地提高一次設(shè)計(jì)成功的機(jī)率。按照此流程設(shè)計(jì)的Virtex-5驗(yàn)證平臺(tái)工作正常，達(dá)到了預(yù)期的設(shè)計(jì)目的。