4 系統(tǒng)邏輯與時(shí)序功能驗(yàn)證實(shí)驗(yàn)

　　在本系統(tǒng)中，CPLD開發(fā)環(huán)境是MAXPLUSII，用Verliog對硬件進(jìn)行編程。圖6為時(shí)序仿真波形，其中CLK是CPLD系統(tǒng)時(shí)鐘，vgs1是作為前端逆變電路和后端周波變換電路的同步信號，vgs1′是延遲a1角的信號，vgs1″是vgs1′與vgs1′異或得到的，它作為D觸發(fā)器的時(shí)鐘信號，PWM是軟化同步后的調(diào)制信號，vgs11是S11開關(guān)管的觸發(fā)脈沖。其中vgs1和vgs1″不作為輸出信號要求輸出，只是為仿真調(diào)試方便列出。

　　采用上述主電路結(jié)構(gòu)和控制方式，研制了輸出功率350W，輸出頻率400Hz，輸出電壓115V，開關(guān)頻率100kHz的原理樣機(jī)。圖7給出的是前端移相全橋的輸出波形，測試點(diǎn)是高頻變壓器的副邊，波形與原理波形一致。因?yàn)楦哳l變壓器漏感的緣故，開通瞬間存在振蕩電壓尖峰。

　　圖8是逆變器的輸出波形，通過兩級LC濾波，波形諧波畸變很小，滿足指標(biāo)要求。

　　5 結(jié)語

　　實(shí)現(xiàn)高集成度，高靈活性，具有較高的參考價(jià)值。