3D半導(dǎo)體封裝技術(shù)的發(fā)展，使我們?nèi)粘Ｊ褂玫脑S多產(chǎn)品(諸如手機、個人娛樂設(shè)備和閃存驅(qū)動器等)的形態(tài)和功能得以實現(xiàn)。對那些依賴胰島素泵和去纖顫器等可植入醫(yī)療設(shè)備的患者來說，這些3D封裝技術(shù)對提升生命質(zhì)量起著關(guān)鍵作用。越來越多的半導(dǎo)體產(chǎn)品采用垂直化發(fā)展的堆疊式裸片、層疊封裝（PoP）或穿透硅通道（TSV）等封裝技術(shù)，功能密度、重量和可配置性方面的優(yōu)勢只是3D封裝技術(shù)廣受青睞的部分原因。每種封裝方法都帶來獨特的好處。不過，為使這些方法充分發(fā)揮潛能，還需要采取有針對性的設(shè)計規(guī)劃、實現(xiàn)和分析策略。

PoP是增長最迅速的封裝形式之一，TechSearch International預(yù)計，到2012這幾年間，其年復(fù)合增長率將達40%。PoP所具有的可進行封裝級測試以及易于采用多渠道來源的能力使其成為最受OEM歡迎的選擇，但這種封裝技術(shù)也需審慎的協(xié)同和設(shè)計規(guī)劃。典型的PoP包括基底封裝內(nèi)的一個大數(shù)字器件以及頂層封裝內(nèi)的某類存儲器。存儲器有可能是管腳排列固定的標準產(chǎn)品，所以，其封裝布局沒有太大靈活性。因此，設(shè)計的一個重要方面是協(xié)同頂層和底部封裝的焊盤接口。當考慮到存儲器可能源自多個渠道，而每個都可能具有不同管腳配置時，這就將成為一個嚴峻的設(shè)計挑戰(zhàn)。

多基片規(guī)劃

高效PoP器件實現(xiàn)的關(guān)鍵是進行合理的設(shè)計規(guī)劃。由于 I/O焊盤環(huán)布局和封裝與封裝間接口的焊盤直接關(guān)聯(lián)，所以PoP規(guī)劃應(yīng)優(yōu)先或同時于芯片層的規(guī)劃。理想情況是，接口成為設(shè)計規(guī)劃的起點；存儲器器件規(guī)定焊盤布置，而且必要時，I/O焊盤環(huán)位置要進行修改。在進行規(guī)劃時，要將裸片粘貼方法考慮在內(nèi)，因為用于線綁定的指狀焊片配置以及用于倒裝芯片的凸點模式，在封裝接口焊盤和I/O焊盤環(huán)間起到中介連接點的作用。其它的規(guī)劃考慮要素包括，底層封裝的可布線性、網(wǎng)絡(luò)名差異以及主印制板(PCB)。目標是實現(xiàn)一個滿足內(nèi)核邏輯連接性需求的I/O焊盤環(huán)布局，能獲得最具成本效益的封裝布局，例如，層數(shù)和過孔數(shù)最少，走線最短。

這種貫穿芯片、多種封裝，甚至在某些場合還包括PCB的協(xié)同化設(shè)計規(guī)劃給傳統(tǒng)方法學帶來嚴峻挑戰(zhàn)，尤其是對采用不同工具和數(shù)據(jù)庫進行封裝和芯片設(shè)計的順序設(shè)計流程。因此，設(shè)計團隊經(jīng)常需要協(xié)作，利用電子表格溝通焊盤配置設(shè)計。但這種方法的缺點在于，它是基于靜態(tài)數(shù)據(jù)的“快照”，會導(dǎo)致大量迭代、易于出錯的流程，這對縮短設(shè)計周期、降低成本起不到多大作用。

新一代EDA工具(例如Sigrity公司的OrbitIO Planner)，通過將全部數(shù)據(jù)資源整合進一個公共的、一體化的規(guī)劃環(huán)境中，給并行設(shè)計規(guī)劃及其可行性帶來創(chuàng)新方法。在設(shè)計還處在規(guī)劃階段時，線綁定和布線可行性功能就可提供多種方法，去評估與具體設(shè)計實現(xiàn)相關(guān)的各個方面。這種方法使焊盤布置變得容易，而且能在整個系統(tǒng)環(huán)境中推斷并評估各種連接情況。一個一體化的芯片-封裝-PCB數(shù)據(jù)模型自動將設(shè)計元素的變化衍播至鄰近區(qū)域，對系統(tǒng)范圍內(nèi)的影響提供瞬時反饋。在具體設(shè)計實現(xiàn)之前，優(yōu)化I/O焊盤環(huán)和封裝到封裝的連接性，以改善性能、成本和可制造性，從而最終獲得及時、有效的PoP開發(fā)結(jié)果。