引言

微機(jī)保護(hù)裝置是指微機(jī)系統(tǒng)構(gòu)成的數(shù)字式繼電保護(hù)裝置。在我國煤礦井下高壓(6kV)供電系統(tǒng)中，絕大多數(shù)屬于變壓器中性點(diǎn)絕緣運(yùn)行方式(三相三線制)，通過動力電纜送電。煤礦井下環(huán)境惡劣，空間狹窄，動力電纜長期處在潮濕、淋水、腐蝕的環(huán)境中，散熱條件差，絕緣性能易下降，經(jīng)常發(fā)生單相漏電或單相接地故障。這種故障引起正常相電壓升高，若不及時斷電，會造成多相短路，迫使供電中斷，并使電力故障進(jìn)一步擴(kuò)大。高壓防爆開關(guān)微機(jī)保護(hù)裝置是安裝在高壓防爆開關(guān)中，對井下電纜和用電設(shè)備的單相漏電或單相接地、短路、過流、絕緣監(jiān)視、過欠壓等故障進(jìn)行綜合保護(hù)的一種裝置，能快速切除故障回路，防止事故擴(kuò)大，通知維護(hù)人員及時排查故障源并排除。因此，對高壓防爆開關(guān)微機(jī)保護(hù)裝置提出很高的可靠性要求： 在故障發(fā)生時能快速動作；在未故障時，不能誤動。然而，高壓開關(guān)通斷感性負(fù)載(井下電器設(shè)備主要是電動機(jī)等感性負(fù)載)時刻，開關(guān)觸點(diǎn)拉弧會產(chǎn)生很強(qiáng)的電磁干擾和浪涌干擾，嚴(yán)重程度可造成CPU的程序跑飛。這種電磁干擾是高壓防爆開關(guān)微機(jī)保護(hù)系統(tǒng)的頭號強(qiáng)干擾源，主要通過電源線和交流互感器摸入通道侵入微機(jī)保護(hù)系統(tǒng)。微機(jī)保護(hù)系統(tǒng)長期工作在這種強(qiáng)電磁干擾中，抗干擾性能成為衡量微機(jī)保護(hù)系統(tǒng)的重要指標(biāo)之一。

提高微機(jī)保護(hù)裝置的抗干擾性能的根本途徑是阻塞共模干擾的耦合通道，提高敏感回路的抗干擾能力，合理設(shè)計接地泄放回路等措施。電磁兼容性(EMC)設(shè)計是一個復(fù)雜的系統(tǒng)工程，從硬件上考慮抗干擾設(shè)計是非常必要的，但想從硬件上完全消除干擾是不可能的。還要從軟件上考慮數(shù)字濾波等，很難做到盡善盡美。國內(nèi)科技人員在單片機(jī)系統(tǒng)、微機(jī)測控系統(tǒng)的抗干擾技術(shù)等方面做了很多研究工作，發(fā)表大量的抗干擾技術(shù)論文，可分為兩大類。一類是從硬件電路阻塞干擾信號的入侵通道，如模擬通道加前置濾波器、電源輸入加電源濾波器、開關(guān)入與出加光耦隔離、pCB布局和布線的抗干擾技術(shù)、接地技術(shù)和屏蔽技術(shù)等等；另一類是軟件抗干擾措施，包括數(shù)字濾波、指令冗余、軟件陷阱、軟硬件看門狗等。硬件措施抗干擾是拒干擾信號于門外，是電磁兼容性設(shè)計的主攻方向。軟件抗干擾是在硬件尚未失效前提下，利用軟件的靈活性設(shè)計來抵消干擾的影響，只能起到輔助的抗干擾作用。關(guān)于微機(jī)保護(hù)裝置的控制出口可靠性設(shè)計的文獻(xiàn)很少，歸納起來，防止控制出口失控的常用措施有兩種： 硬件冗余設(shè)計和軟件冗余設(shè)計。硬件冗余設(shè)計基本方法是采用雙或多CPU結(jié)構(gòu)，一個負(fù)責(zé)保護(hù)的啟動，另一個CPU負(fù)責(zé)保護(hù)的執(zhí)行。兩個CPU相“與”才開始控制出口。軟件冗余設(shè)計主要采用以下措施：

(1)設(shè)置多重跳閘命令，分多條控制指令來執(zhí)行分閘，在每條指令之間執(zhí)行一段核對程序，設(shè)置相應(yīng)的標(biāo)志位。CPU核對標(biāo)志位相符后才執(zhí)行下一條指令，否則初始化重來。

(2)設(shè)置當(dāng)前輸出狀態(tài)寄存器的狀態(tài)信息，系統(tǒng)運(yùn)行自檢程序循環(huán)查詢測試這些狀態(tài)，若發(fā)現(xiàn)干擾出錯，及時糾正輸出通道的出錯信息。

多CPU結(jié)構(gòu)設(shè)計是防止保護(hù)誤動，提高微機(jī)保護(hù)系統(tǒng)可靠性的一種有效措施，但采用多CPU結(jié)構(gòu)使硬件結(jié)構(gòu)復(fù)雜，調(diào)試繁瑣，成本高，而且當(dāng)多CPU同時程序跑飛時，同樣造成控制出口失控，有可能引起誤動。軟件冗余設(shè)計是在程序運(yùn)行正常情況下提出的(即假設(shè)CPU運(yùn)行程序正確，沒有出軌)，如果程序跑飛，已經(jīng)執(zhí)行不到軟件冗余設(shè)計程序，則控制出口處于失控狀態(tài)，既使看門狗電路起作用，使CPU復(fù)位重新回到正常程序，經(jīng)歷的時間最短也要幾毫秒。在這段時間內(nèi)，干擾信號足以引起控制出口的誤跳閘。顯然，上述兩種方法并不能完全確保繼電保護(hù)控制出口的可靠性和安全性。

對微機(jī)保護(hù)系統(tǒng)來說，最重要的一點(diǎn)就是當(dāng)強(qiáng)干擾引起程序跑飛后，不能引起繼電保護(hù)控制出口的誤動作。筆者在研制KJ118型礦用變電所遠(yuǎn)程監(jiān)控系統(tǒng)配套的高壓防爆開關(guān)微機(jī)保護(hù)系統(tǒng)中，針對繼電保護(hù)控制出口的特點(diǎn)，創(chuàng)造性地提出采用CPLD技術(shù)，加強(qiáng)微機(jī)保護(hù)控制出口的可靠性研究，成功設(shè)計出一種基于CPLD的抗干擾微機(jī)保護(hù)控制出口硬件電路。文中介紹的這種基于CPLD控制接口抗干擾設(shè)計的新方法，比多CPU結(jié)構(gòu)更簡單，更經(jīng)濟(jì)，可靠性更高，不依賴于CPU本身的抗干擾性能，即使CPU程序跑飛，控制接口仍有很高抗干擾性能，不會產(chǎn)生誤跳閘電平，徹底解決繼電保護(hù)系統(tǒng)控制出口的可靠性問題。

CPLD技術(shù)在微機(jī)保護(hù)裝置中應(yīng)用的優(yōu)越性
　　
CPLD(complex programmable logic device，復(fù)雜可編程邏輯器件)與FPGA(field programmable gate array，現(xiàn)場可編程門陣列)是兩大可編程ASIC(application specific intergrate dcircuit)芯片，都可用VHDL(very high speed intergrate dcircuit hardware description language)進(jìn)行描述和編程下載。CPLD門陣列規(guī)模較FPGA小，CPLD主要結(jié)構(gòu)是基于乘積項(xiàng)，易于實(shí)現(xiàn)較復(fù)雜的組合邏輯。CPLD的邏輯宏單元較FPGA少，較多的觸發(fā)器時序邏輯用FPGA較合適。FPGA主要結(jié)構(gòu)是基于SRAM的查表項(xiàng)，雖然電路結(jié)構(gòu)配置靈活，但延時不可預(yù)測，實(shí)際傳輸延時要大于CPLD。CPLD采用EEpROM編程技術(shù)，掉電配置信息不丟失。FPGA采用SRAM工藝開關(guān)技術(shù)，上電通過在線可重配置方式對FPGA進(jìn)行功能配置，理論上可無限次配置，并可實(shí)現(xiàn)真正意義上的在線可配置，但掉電配置信息丟失，必須借助串行EEpROM、單片機(jī)等進(jìn)行上電的重配置。對于I/O數(shù)量和觸發(fā)器數(shù)目不太大的應(yīng)用場合，CPLD在使用方便性和編程的保密性均優(yōu)于FPGA。

微機(jī)保護(hù)系統(tǒng)中的數(shù)字組合邏輯電路和時序邏輯電路規(guī)模均不大，宜采用CPLD芯片實(shí)現(xiàn)，有利于微機(jī)保護(hù)系統(tǒng)的微型化和智能化設(shè)計。

微機(jī)保護(hù)裝置控制接口設(shè)計

微機(jī)保護(hù)系統(tǒng)的控制接口由I/O接口和微型繼電器組成，典型電路是將分合閘繼電器分成2級，第1級控制第2級。第2級控制主回路的分合閘接觸器。原理框圖如圖1所示。

2級繼電器有利于隔離主回路的分合閘接觸器通斷產(chǎn)生的干擾。

合閘指令執(zhí)行順序?yàn)椋篛UT1→OUT2→OUT4。分閘指令執(zhí)行順序?yàn)椋篛UT1→OUT3→OUT4。如果I/O接口直接由CPU控制，當(dāng)CPU受干擾程序跑飛或CPU芯片出故障使I/O接口失控，正巧產(chǎn)生分合閘所需的電平時，繼電保護(hù)控制出口就不可避免地發(fā)生誤動。