跳頻發(fā)射機系統包括基帶處理部分和中頻處理部分，基帶處理部分由FPGA和DSP完成，主要處理包括:產生發(fā)送消息，進行信道編碼、交織，按幀格式進行打包，寫入FPGA內部消息存儲器，生成跳頻圖案、跳頻數、跳時等參數，寫入FPGA內部頻率表存儲器、跳頻數寄存器和跳時寄存器。中頻處理部分由FPGA和AD/DA完成，主要處理包括：存儲器控制、基帶調制、脈沖成形、數字上變頻，發(fā)送數據控制和跳頻控制。為了提高數據的傳輸速率，處理器之間使用DSP芯片的RapidIO端口進行數據交換，基帶板和中頻板通過高速SERDES方式轉換數據進行傳輸。

接收機與發(fā)射機完全是對偶關系，主要完成的數據處理工作包括：正交數字下變頻、解調、解擴、跳頻同步等。使用FPGA+DSP的形式完成基帶處理部分和控制部分，主要數據處理任務包括對接收到數據的信道解碼和解交織，并完成與FPGA接口的數據轉換工作?；鶐Р糠诌€需要完成寫入跳頻頻率表、跳頻圖案、擴頻碼表，讀出解擴后的數據等，FPGA內部存儲器用于與DSP進行數據交換。

2.1 硬件設計

跳頻電臺傳輸系統的硬件實現如圖3～4所示,主要包括兩大部分：發(fā)送板和接收板。芯片主要包括：VIRTEX5 XC5VSX50T668、TMS320C6487TCI，D/A芯片AD9788、A/D芯片ADS62C17、McBSP接口控制器、存儲器模塊。在該系統設計方案中假設信源產生的數據率為9.6 kbps。

發(fā)送狀態(tài)下系統的工作原理：終端通過與跳頻通信機之間的串口，對跳頻通信機的工作模式等參數進行設置，之后就可以進行信息的發(fā)送，信源以9.6 kbps的速率將信息通過RS232異步串口連續(xù)把數據送給基帶速率匹配單元，該單元將數據每32字節(jié)分為一組,以3.686 4 Mbps的傳輸速率通過SPI同步串口送給RS編碼單元進行RS編碼，編碼采用RS(255，239)的縮短碼形式RS(48，32)實現差錯控制，累計接收三組RS編碼數據后送往交織單元，交織后的數據包為144字節(jié)，然后將144字節(jié)編碼數據進行并/串變換為1 152位/包，并以3.125 Mbps的傳輸速率，然后在1 152位/包的數據前加8字節(jié)數據幀同步頭，隨后將完整的一幀152字節(jié)(共1 216位)以1.98 Mbps的傳輸速率，通過DSP的RapidIO端口傳送給FPGA處理器，FPGA處理器通過同步串口接收中斷與緩沖器接收到數據，FPGA中頻速率匹配單元將接收的數據按照中頻調制器要求的串行時鐘主外部幀模式，以32 kbps的幀速率將調制數據送給調制器，進行中頻跳頻調制。

接收狀態(tài)下系統的工作原理：接收信號經過中頻板FPGA中的解擴器和解調器完成數字解調，將基帶32 kb數據以連續(xù)的同步串行數據的格式送給DSP。DSP對數據進行同步幀檢測并解幀，并以3.125 Mbps的傳輸速率并行將144字節(jié)/包的數據送往解交織器進行解交織，處理后的數據每48字節(jié)為一組，以3.125 Mbps的傳輸速率通過同步并口送給RS譯碼模塊,依次進行RS譯碼。RS譯碼得到的32字節(jié)/包信息，通過緩沖器以SPI數據模式送給基帶速率匹配單元,傳輸速率為1.562 5 Mbps?；鶐俾势ヅ鋯卧獙⑷サ羧哂啻a的數據,再以9.6 kbps的速率送往信宿，至此接收處理過程完成。

2.2 軟件設計

為了實現高速跳頻通信系統，需要考慮的問題是跳頻碼的接收同步和跳頻幀結構[8]的實現。跳頻同步算法[7]的性能主要考慮達到同步所需要的時間和精度，幀結構[9]主要考慮到跳頻數據的平衡和發(fā)送速率。其中，跳頻圖案的同步是關鍵，能否快速、準確地實現跳頻圖案的同步，直接關系到能否實現數據的正確接收與判決。載波同步由頻率合成器的性能來保證，位同步和幀同步與一般的數字通信系統相同。

2.2.1 跳頻控制模塊的功能

電臺開機或由其他工作狀態(tài)進入跳頻工作方式后，首先進行初始化，然后轉入搜索狀態(tài)，一方面檢測PTT線是否指示發(fā)狀態(tài)，一方面搜索同步信息。一旦檢測到PTT線是指示發(fā)初始同步信息，隨即轉入正常跳頻狀態(tài)；若接收到同步信息，則也轉入正常跳頻狀態(tài)。在正常跳頻狀態(tài)，一方面用戶可以進行話音或數據通信；另一方面，若電臺處于發(fā)送狀態(tài)，并檢測到PTT己經松開，則發(fā)完結束信息后轉入搜索狀態(tài);若電臺處于接收狀態(tài)，并檢測到有效的結束信息，則也轉入搜索狀態(tài)。從以上分析可以看出，電臺主要有三種工作狀態(tài)，即發(fā)送狀