1 引 言

SOI是英文Silicon-On-Insulator的簡稱，指具有在絕緣襯底上再生長一層單晶硅薄，或者是單晶硅薄膜被絕緣層（通常是Sio2）從支撐的硅襯底中分開這樣結構的材料。

最初人們開發(fā)研究SOI材料是為了代替 SOS(Silicon-On-Sapphire)（ 注：絕緣襯底為藍寶石）材料制作用于空間軍事用途的抗輻射集成電路。由于發(fā)現薄膜SOI MOSFET具有極好的等比例縮小的性質，使得SOI技術在深亞微米VLSI中的應用中具有極大吸引力。目前SOI技術走向商業(yè)應用階段，特別是應用在低壓，低功耗電路[1-2〕，高頻微波電路以及耐高溫抗輻射電路[3]等。

本文通過比較SOI和體硅器件在寄生電容，閉鎖效應，熱載流子效應以及輻射效應等方面的差異，闡述了SOI的優(yōu)越性。并介紹了SOI晶片的三種主流制造技術，以及其在微電子領域的發(fā)展趨勢和存在的問題。

1.1 SOI的優(yōu)越性[4，5，6，7]

SOI結構的器件比類似的體硅器件具有更多的優(yōu)點，下面我們以CMOS為例對二者進行比較。

CMOS集成電路的基本單元是CMOS反相器，由一個NMOS和一個PMOS構成。由圖一可知體硅的CMOS反相器中PMOS制作在N型襯底上，而NMOS制作在P阱中（P阱是在N型襯底上用離子注入技術特意制作的局部P型材料）。P阱將NMOS和PMOS相互隔離。而SOI CMOS中的PMOS管和NMOS管分別制作在SOI材料頂部薄Si層中，NMOS和PMOS是相互隔離的。由于體硅CMOS和SOI CMOS結構上的不同，因而它們在寄生電容，閂鎖效應，熱載流子效應和輻照特性等方面有很大的差異。

圖1 CMOS反相器剖面圖

2.1 寄生電容

NMOS和PMOS源漏擴散區(qū)與襯底之間的寄生電容隨襯底摻雜濃度線性變化。隨著器件尺寸縮小，為減小短溝道效應，襯底摻雜濃度必須適當提高，源漏結電容隨之增大，結和溝道阻斷區(qū)之間的寄生電容隨之增加。這影響了電路運行速度，還增加電路的功耗。

在SOI電路中，結與襯底的寄生電容是隱埋的絕緣體電容。該電容正比于絕緣層Sio2的介電常數，Sio2的介電常數僅為Si的1/3。而且隨著器件尺寸的縮小，隱埋Sio2層的厚度不需要按比例縮小，寄生電容不會增加。另外。SOI器件的其他寄生電容，如硅襯底和多晶硅層，金屬互連線之間的電容也減少了。在VLSI向深亞微米方向發(fā)展時，寄生電容的降低將明顯提高電路的速度。

2.2 閉鎖效應

閉鎖（Latch-up）效應又稱可控硅效應，是體硅CMOS電路中的一個特有的問題。從圖2所示的CMOS斷面結構圖上，可以看到存在縱向NPN橫向PNP兩個寄生雙極晶體管，他們分別由襯底、阱和源漏結構成。若高摻雜區(qū)的內阻略而不記，那么這些寄生晶體管和Rw、Rs一起構成了圖三所示的正反饋電路。當電流放大系數β1*β2>1，且兩個晶體管的基極—發(fā)射極正向偏置，閉鎖效應即可觸發(fā)。

圖2 體硅CMOS斷面結構圖

圖3 等效電路

如果采用SOI結構，由于沒有到襯底的導電通道。閉鎖效應的縱向通路被切斷。所以SOI具有很好的抗閉鎖性。

2.3 熱載流子效應

隨著器件集成度的提高，尺寸的減小，襯底的摻雜濃度增加，而電源電壓沒有相應按比例降低，這使得溝道內的橫向、縱向電場急劇增加，載流子在電場加速下成為熱載流子（hot-carrier）。其中一部分注入到柵氧化層中，改變了氧化層界面內永久電荷的分布。從而引起跨導的減小、閾電壓漂移和漏電流減少。當注入數目較多時，可以檢測到柵電流的存在。

高能電子還通過碰撞電離產生電子——空穴對。在體硅器件中所產生的空穴流入襯底形成襯底電流。襯底電流與柵電流存在一定的關系，且器件壽命與柵氧化層中熱電子注入數目有關。由柵氧化層熱載流子退變所定義的器件壽命г與碰撞離化電流有關。在全耗盡SOI MOSFET中，M可通過漏端附近對撞離化系數的積分得到，且與漏電壓和柵電壓有關。器件壽命與放大因子有關。有關研究發(fā)現[1，5，6，7]全耗盡 SOI MOSFET中的熱電子退變要比體硅弱，SOI的壽命更長可靠性更高。

2.4 輻射效應

在空間環(huán)境中，集成電路會受到核輻射。MOS器件是多子器件，抗中子輻射能力強，但對單粒子事件（SEU）、γ輻照相當敏感。

當一個載能粒子（如α粒子或重離子）入射到一個反偏的P-N結耗盡區(qū)及下面的體硅區(qū)時，沿著粒子運行軌跡，硅原子被電離，即產生電子—空穴對。這種軌跡的存在使其附近的P-N結耗盡層發(fā)生短時塌陷，并且使耗盡層電場的等位面變形，稱為“漏斗”（見圖4）。在體硅器件內，在電場作用下，電子將被耗盡層所收集，而空穴向下移動并產生襯底電流。這些電子使得所在電路節(jié)點處的邏輯狀態(tài)發(fā)生反轉，造成電路的軟失效。而在SOI器件中，由于有源區(qū)和襯底之間存在著隱埋氧化層，所以襯底區(qū)內產生的電荷不會被SOI器件的結所收集，只有頂層膜內產生的電荷才能被收集，所以SOI器件具有抗軟失效能力，產生單粒子事件的幾率比體硅器件小的多。

圖4 載能粒子在體硅和SOI中的射入

3 SOI的制造方法

形成SOI的方法很多，如深注入氧或氮到硅襯底、二氧化硅上多晶硅的激光（或電子束、紅外等）退火再結晶、二氧化硅上多晶硅的石墨條等加熱再結晶、多孔硅氧化、硅的橫向外延、硅片鍵合及其減薄等。近年來應用最多發(fā)展，最成熟的是SIMOX技術、硅片鍵合[5, 8]、智能切割[6, 7]，這三種技術有可能在VLSI中得到廣泛應用。

3.1 SIMOX技術

SIMOX （Separation by Implanted Oxygen）是目前制造SOI材料最可行的制造方法之一，其主要優(yōu)勢是制造的硅膜和隱埋層（BOX）均勻性好。這是因為氧離子注入是以晶片表面作為參考面，頂層硅膜、埋層Sio2退火時均能得到保角變換。

SIMOX的基本工藝包括：

（1）氧離子注入（劑量約為3×1017-2×1018）

（2）高溫（1 3500C）熱退火1-4h。

（3）晶片清洗（去掉表面微粒和沾污）

離子注入工藝對于SIMOX技術起著決定作用，它決定晶片的產量、成本、和初級質量參數。

在SIMOX技術進展方面，另外兩個顯著的進展表現在原位監(jiān)控技術和晶片電學參數表征技術的日趨完善。最新的研究表明[9, 12]，使用輕摻雜襯底，BOX厚度可降至50nm,而不影響電路和速度的功耗特性。因為SOI襯底中的寄生電容主要來自耗盡層幾乎與BOX厚度無關。低的注入能量和注入劑量能降低晶片的沾污。薄的BOX層能減少短溝道效應，改善散熱，提高抗總輻射劑量。所以低劑量、薄的隱埋氧化層（150-200nm）成了SIMOX SOI材料的發(fā)展趨勢。

3.2 硅片鍵合技術（Bonded and Etch-back SOI）

硅片鍵合法的主要工藝過程是（圖6）：

圖6 硅片鍵合技術原理

（1）把經過熱氧化的兩片硅片作親水處理，然后重疊在一起，吸附在表面的羥基團在室溫下受Van der wall力作用相互吸引，使兩個硅片鍵合在一起，再經過適當的溫度退火來增強界面鍵合程度。

（2）有源區(qū)硅層。利用機械研磨和（化學）拋光將其中一片減薄到1um，即形成SOI結構。

硅片鍵合技術成本較高，除了一些技術上的問題有待解決外，其面臨的一個主要挑戰(zhàn)是如何通過簡化工藝步驟，提高設備產出能力等手段來降低成本。

3.3 智能切割技術（Smart---cut）

智能切割技術綜合了SIMOX和硅片鍵合兩種方法的優(yōu)點，成功的解決了鍵合SOI中硅膜的減薄問題，可獲得均勻性很好的頂層硅膜，且硅膜質量接近于體硅。另外，剝離下來的硅片又可以作為下一次鍵合的襯底，大大降低了成本。該技術是目前最受關注的SOI制備技術之一。

智能切割的獨創(chuàng)性在于通過注H+并在加熱的情況下形成氣泡，使晶片在注入深度處發(fā)生斷裂，達到減薄的目的。它涉及的化學反應式如下：

減合界面處 Si-OH +Si-OH→Si-O-Si+H2O

Si+ H2O→Sio2+ H2

加溫時 Si-H +Si-H→Si-Si+ H2

智能切割主要包括四個步驟

（1）離子注入硅片A中。A上長有介電層如SiO2。典型的注入劑量為3.5×1016～1×1017

（2）對A和支撐片B進行RCA清洗，然后低溫鍵合。B起到“加熱板”的作用。

（3）兩步熱處理：1）400～600OC使A在H原子分布峰處剝離，其中一薄層單晶硅和支撐片B形成SOI結構（稱Unibond SOI片）。2）（1 100OC氮氣氣氛下），目的是增強鍵合強度和恢復頂層硅膜的注入損傷。

（4）表面拋光。使粗糙度≤0.15um.

4 SOI技術存在的問題和挑戰(zhàn)

SOI CMOS 是全介質隔離的、無閂鎖效應、有源區(qū)面積小、寄生電容小、泄漏電流小、能工作在各種惡劣環(huán)境中，因此SOI CMOS具有優(yōu)越的性能，在抗輻照電路、耐高溫電路、亞微米及深亞微米VLSI、低壓低功耗電路及三維集成電路中有著廣泛的應用。

雖然SOI技術有著諸多體硅不可比擬的優(yōu)點，而且人們相繼制備出性能良好的SOI器件和電路。但SOI仍沒有從實驗室解放出來實現大規(guī)模生產。缺乏低成本高質量的SOI襯底材料和SOI IC的成品率較低是SOI技術成為主流的主要障礙。

SOI在材料的選擇上非常嚴格，用于制作MOS管的硅必須是結晶狀態(tài)的硅，而使用的絕緣體(Sio2)必須不含一絲雜質，否則無法阻止電子的流失，從而使SOI技術失去意義。
另外，到目前為止，人們對SOI的浮體效應以及浮體效應導致的閾電壓的浮動、記憶效應、遲滯效應等對實際電路的影響和如何克服認識的還不是很清楚。

就制造技術而言SIMOX材料最新的趨勢是低劑量,雖可降低成本但埋氧的厚度限制在80-100nm內。另外SIMOX面臨的最大的問題是要使用非標準的儀器設備和高于1300OC的熱處理過程。這使得制備大面積（>300mm）SIMOX材料較為困難。鍵合（Bonded）技術雖可以得到接近硅的高質量硅膜，且能得到較大的埋氧厚度和硅膜厚度。但硅膜的減薄和成本的高昂是該技術發(fā)展的障礙。智能切割技術雖然比較完美?？墒悄壳翱刂乒に囘€不完善。

參考文獻
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作者介紹 崔帥（1978-）男 ，碩士研究生，畢業(yè)于河北大學物理系，目前感興趣的方向 SOI技術、抗輻射加固、器件可靠性。