近日，Mentor Graphics公司董事長兼CEO Walden Rhines宣布驗(yàn)證3.0時(shí)代到來——企業(yè)級(jí)驗(yàn)證平臺(tái)的到來，Mentor為此推出了企業(yè)驗(yàn)證平臺(tái)(EVP)。Walden回顧了IC設(shè)計(jì)業(yè)的驗(yàn)證變遷，認(rèn)為驗(yàn)證經(jīng)歷了從驗(yàn)證0.0到驗(yàn)證3.0的四個(gè)時(shí)代。

　　驗(yàn)證0.0時(shí)代

　　當(dāng)LSI(大規(guī)模集成電路)向VLSI演進(jìn)時(shí)，最早是手工設(shè)計(jì)。

　　1982年，Mentor開發(fā)出了基于IDEA Station的QuickSim數(shù)字電路仿真器，特點(diǎn)是必須要在工作站上進(jìn)行，采用門級(jí)軟件仿真。這個(gè)時(shí)期是“驗(yàn)證0.0時(shí)代”。

　　驗(yàn)證1.0時(shí)代

　　接下來的寄存器傳輸級(jí)(RTL)描述的“驗(yàn)證1.0時(shí)代”。這時(shí)期的特點(diǎn)是更加關(guān)注描述語言及性能提升。產(chǎn)生了VHDL(1983年)和Verilog(1985年)硬件描述語言。在這一時(shí)期，芯片的計(jì)算性能不斷提升。

　　驗(yàn)證2.0時(shí)代

　　2004年進(jìn)入到驗(yàn)證2.0時(shí)代，特點(diǎn)是testbench自動(dòng)化，專注于方法學(xué)(methodologies),出現(xiàn)了SystemVerilog語言，標(biāo)準(zhǔn)語言。

　　目前，SystemVerilog已成為主流驗(yàn)證語言。