在設(shè)計(jì)過程中，如圖5，圖6所示，考慮到DSP內(nèi)核的上電時(shí)間應(yīng)比I/O模塊的上電時(shí)間提前或同時(shí)發(fā)生，而兩模塊供電又是分開的，因此需設(shè)計(jì)硬件延遲電路。

　　(其中，VTH=1.2 V、IENX=6μA、R=51 kΩ)，這里取C=12 pF時(shí)，延遲時(shí)間為tDELAY=100 ns。

　　3.1 CVDD和CVDDSP的隔離

　　ARM內(nèi)核和DSP內(nèi)核上電順序如圖7所示，DSP內(nèi)核的上電時(shí)間晚于ARM內(nèi)核的上電時(shí)問，ARM上電后，使整個(gè)系統(tǒng)開始正常運(yùn)轉(zhuǎn)，而進(jìn)行數(shù)據(jù)處理的DSP內(nèi)核應(yīng)在ARM上電一段時(shí)間后上電或不上電。所以對(duì)其提供1.3 V電壓時(shí)，兩內(nèi)核之間需使用功率電感延遲電流，起到隔離的作用。設(shè)計(jì)時(shí)，將CVDD直接連接1.3 V電源，而CVDDSP經(jīng)過一個(gè)功率電感后，再連接1.3 V電源。

　　3.2 PLL電源設(shè)計(jì)

　　開關(guān)電源干擾主要來源于工頻電流的整流波形和開關(guān)操作波形，這些波形的電流泄露到輸入部位就成為傳導(dǎo)噪聲和輻射噪聲，泄露到輸出部位就形成了紋波問題。PLL外部電路如圖8所示，考慮到電磁兼容性的有關(guān)要求，在外部設(shè)計(jì)時(shí)加入EMI濾波網(wǎng)絡(luò)，隔離外部電源紋波引入，抑制開關(guān)電源上的干擾。

　　3.3 DAC內(nèi)核電壓和模擬I/O電壓的設(shè)計(jì)

　　由于DSP內(nèi)核電壓(Vcore=1.3 V)不能直接供給DAC內(nèi)核(VDDAIPIV=1.2 V)，為增強(qiáng)DAC內(nèi)核電源穩(wěn)定性，如圖9所示，采用功率電感L21，L22進(jìn)行紋波濾波處理。而DAC的參考電壓0.5 V無(wú)需吸入大電流，因此直接選用穩(wěn)壓二極管就能實(shí)現(xiàn)。模擬I/O電壓VDDAIP8V=1.8 V，設(shè)計(jì)方法與上相同。

　　3.4 DDR2電源設(shè)計(jì)

　　DDR2外部電路圖如圖10所示，DVDDR2通過EMI濾波網(wǎng)絡(luò)將1.8 V電壓接入到DDR_VDDDLL引腳，實(shí)現(xiàn)對(duì)DDR2供電的目的;由于DDR2接口端輸入阻抗大，所以DDR_VREF參考電壓通過兩個(gè)阻值為1 kΩ的電阻分壓為0.9 V。

　　4 結(jié)論

　　嵌入式虹膜識(shí)別系統(tǒng)的電源網(wǎng)絡(luò)采用軟件關(guān)機(jī)電路進(jìn)行控制，滿足了810 MHz的DSP等各類高功耗內(nèi)核的需求，并解決了內(nèi)核上電時(shí)序先后順序及其延時(shí)問題，提高了系統(tǒng)的穩(wěn)定性和可靠性。該嵌入式虹膜識(shí)別系統(tǒng)現(xiàn)已量化投產(chǎn)，并成功投入社會(huì)使用。根據(jù)其實(shí)際應(yīng)用表明，該電源系統(tǒng)具有可控性好、電壓穩(wěn)定、寬輸入電壓，并滿足嵌入式系統(tǒng)所有器件功耗需求等的特點(diǎn)，達(dá)到了設(shè)計(jì)要求。