導(dǎo)引頭信號(hào)處理的一個(gè)特點(diǎn)是，F(xiàn)PGA要傳輸給DSP的數(shù)據(jù)比較多，需要傳遞幅度信息，和差支路數(shù)據(jù)等十幾組數(shù)據(jù)．每組數(shù)據(jù)長(zhǎng)度在512~2K，而且讀取速度要求也比較高，一般要求百兆以上的讀取頻率。經(jīng)過(guò)工程實(shí)踐表明，采用通過(guò)EDMA通道同步讀取FIFO的方式實(shí)現(xiàn)通信是非常有效的方法。但是接口處的FIFO比較多，而且讀取速度有比較高，這勢(shì)必導(dǎo)致FPGA內(nèi)部對(duì)接口處資源的競(jìng)爭(zhēng)，甚至?xí)?dǎo)致時(shí)序的不滿(mǎn)足。在實(shí)際工程調(diào)試中表現(xiàn)在DSP接收到的數(shù)據(jù)亂序，周期循環(huán)甚至亂碼。

　　要解決好FPGA和DSP的數(shù)據(jù)交互問(wèn)題，要注意以下兩個(gè)方面。

　　3．2．1 三態(tài)門(mén)的設(shè)計(jì)

　　在本設(shè)計(jì)中，DSP和FPGA的互連采用了總線(xiàn)連接的方式，數(shù)據(jù)交互是通過(guò)一個(gè)32位的雙向數(shù)據(jù)總線(xiàn)來(lái)完成的，而要實(shí)現(xiàn)雙向總線(xiàn)，就需要使用FPGA構(gòu)造三態(tài)總線(xiàn)了，使用三態(tài)緩沖器實(shí)現(xiàn)高、低電平和高阻三個(gè)狀態(tài)。

　　圖5雙向數(shù)據(jù)總線(xiàn)的三態(tài)門(mén)設(shè)計(jì)

　　本設(shè)計(jì)當(dāng)中，F(xiàn)PGA給DSP發(fā)中斷信號(hào)，DSP在中斷信號(hào)到來(lái)時(shí)，根據(jù)系統(tǒng)要求，將不同的控制字寫(xiě)入數(shù)據(jù)總線(xiàn)，然后通過(guò)數(shù)據(jù)總線(xiàn)從FPGA中不同的FIFO中讀取數(shù)據(jù)，這一切都通過(guò)DSP在地址線(xiàn)上給出不同的地址來(lái)完成。為了合理分配總線(xiàn)的使用，設(shè)計(jì)當(dāng)中使用這樣的策略：利用片選信號(hào)aace3，地址aaea[9：0]作為三態(tài)緩沖器的控制信號(hào)，由于DSP對(duì)FPGA的讀寫(xiě)地址都不同，當(dāng)片選信號(hào)aace3有效時(shí)，F(xiàn)PGA根據(jù)地址來(lái)確定湊寫(xiě)方式以及讀寫(xiě)那些信息，否則置為高阻態(tài)，這樣就避免了可能產(chǎn)生的的總線(xiàn)阻塞現(xiàn)象，使DSP和FPGA之間的數(shù)據(jù)交互能夠順利進(jìn)行，示意圖如圖5所示。

　　3．2．2 加有效的時(shí)序約束

　　由于接口FIFO比較多，為了合理分配FPGA內(nèi)部接口處的資源，滿(mǎn)足系統(tǒng)的時(shí)序要求，需要加必要的時(shí)序約束。因?yàn)楸驹O(shè)計(jì)采用Xilinx公司芯片，所以需要加偏移約束2。

　　偏置約束可以?xún)?yōu)化以下時(shí)延路徑：從輸入管腳到同步元件偏置輸入；從同步元件到輸出管腳偏置輸出。為了確保芯片數(shù)據(jù)采樣可靠和下級(jí)芯片之間正確交換數(shù)據(jù)，需要約束外部時(shí)鐘和數(shù)據(jù)輸入輸出引腳問(wèn)的時(shí)序關(guān)系。偏置約束的內(nèi)容告訴綜合器，布線(xiàn)器輸入數(shù)據(jù)到達(dá)的時(shí)刻或者輸出數(shù)據(jù)穩(wěn)定的時(shí)刻，從而保證與下一級(jí)電路的時(shí)序關(guān)系。更多關(guān)于約束的內(nèi)容請(qǐng)參閱文獻(xiàn)。

4 結(jié)束語(yǔ)

　　FPGA+DSP是同前導(dǎo)引頭信號(hào)處理器中運(yùn)用的最廣泛的系統(tǒng)組成形式，對(duì)速度以及靈活性的要求都能夠很好的滿(mǎn)足，文中所涉及到的跨時(shí)鐘域設(shè)計(jì)以及數(shù)據(jù)接口方面的問(wèn)題是這樣的系統(tǒng)中FPGA設(shè)計(jì)存在的關(guān)鍵技術(shù)，文中提出了詳實(shí)的解決方法，而且工程應(yīng)用已經(jīng)證明了其有效性。

　　本文作者創(chuàng)新點(diǎn)：依據(jù)工程實(shí)踐經(jīng)驗(yàn)，總結(jié)了在FPGA+DSP結(jié)構(gòu)的雷達(dá)導(dǎo)引頭信號(hào)處理中FPGA的關(guān)鍵問(wèn)題，并提出了詳細(xì)的解決方案，并得到了工程驗(yàn)證。