信號(hào)完整性(SI)問(wèn)題正成為數(shù)字硬件設(shè)計(jì)人員越來(lái)越關(guān)注的問(wèn)題。由于無(wú)線(xiàn)基站、無(wú)線(xiàn)網(wǎng)絡(luò)控制器、有線(xiàn)網(wǎng)絡(luò)基礎(chǔ)架構(gòu)及軍用航空電子系統(tǒng)中數(shù)據(jù)速率帶寬增加，電路板的設(shè)計(jì)變得日益復(fù)雜。

目前，芯片間高速串行鏈接已經(jīng)獲得廣泛應(yīng)用，以提高整體吞吐性能。處理器、FPGA及數(shù)字信號(hào)處理器可相互傳輸大量數(shù)據(jù)。此外，該數(shù)據(jù)可能必須從電路板發(fā)出，通過(guò)背板傳輸至交換卡，而交換卡可將數(shù)據(jù)發(fā)送至機(jī)箱內(nèi)的其他卡或“系統(tǒng)”內(nèi)的其他地方。支持RapidIO的交換可實(shí)現(xiàn)這些不同組件之間的互連，并廣泛用于滿(mǎn)足這些應(yīng)用的實(shí)時(shí)帶寬需求。

本文主要探討涉及高速接口設(shè)計(jì)(RapidIO交換的主要功能支持這些高速接口設(shè)計(jì))的信號(hào)完整性難題以及其他相關(guān)事項(xiàng)，優(yōu)化RapidIO交換的功能旨在實(shí)現(xiàn)高速設(shè)計(jì)中較高的信號(hào)完整性。

高速接口設(shè)計(jì)難題

信號(hào)質(zhì)量對(duì)于系統(tǒng)的各個(gè)方面均非常重要。對(duì)于串行RapidIO而言，信號(hào)質(zhì)量通過(guò)接收眼圖的大小進(jìn)行量化。接收眼圖是一個(gè)無(wú)限延續(xù)的軌跡，其中，波形會(huì)隨上一個(gè)軌跡不斷重復(fù)(如圖 1 所示)。眼圖開(kāi)得越大，信號(hào)質(zhì)量就越好。

信號(hào)質(zhì)量可能受多方面的影響：信號(hào)通道中出現(xiàn)噪聲或其他雜亂信號(hào)、信號(hào)通道布線(xiàn)差、外部源的傳導(dǎo)或輻射、系統(tǒng)本身產(chǎn)生的噪聲。上述所有因素結(jié)合在一起會(huì)導(dǎo)致接收眼圖縮小。除電路板級(jí)問(wèn)題外，信號(hào)完整性亦可能受到連接的源(傳輸端)及目的地(接收端)的影響。因此，應(yīng)在整體系統(tǒng)級(jí)的信號(hào)完整性中考慮源及目的地的IC特點(diǎn)。

電路板級(jí)設(shè)計(jì)的考慮因素

就電路板設(shè)計(jì)而言，應(yīng)考慮的常見(jiàn)因素包括：

1． 電路板的電源輸入、本地調(diào)節(jié)器的輸出及分配

2． 時(shí)鐘生成及分配

3． 退耦

4． PCB基礎(chǔ)材料

5． 芯片間連接

6． 電路板間連接及背板連接

7． 電路板層疊及阻抗控制

8． 機(jī)架間連接器、電纜及接頭

圖 1：典型高速信號(hào)眼圖。

工作頻率高于300MHz時(shí)，適用于較低頻率電路板設(shè)計(jì)的大部分設(shè)計(jì)最佳慣例均需修改。必須考慮當(dāng)波長(zhǎng)與電路板尺寸可比時(shí)出現(xiàn)的因素。這不僅適用于基本頻率的波長(zhǎng)，也適用于構(gòu)成完整波形的傅立葉(頻域)分量。

FR4材料仍可成功用作電路板的基礎(chǔ)材料，但在較高頻率下，不僅需要考慮材料的介電常數(shù)，還需要考慮損耗系數(shù)。過(guò)孔的設(shè)計(jì)也變得非常重要，因?yàn)槲词褂玫墓荛L(zhǎng)部分(在較低頻率下其影響可以忽略)的阻抗會(huì)與較厚電路板及背板的阻抗不匹配。最好完成設(shè)計(jì)后仿真，以引起對(duì)信號(hào)完整性不太理想的布線(xiàn)的注意，并指出串?dāng)_區(qū)域。

電路板上信號(hào)完整性方面的特定難題是由于高速處理器總線(xiàn)及高速內(nèi)存接口的存在、時(shí)鐘生成及時(shí)鐘噪音以及各種電路板噪音源而引起，通常包括：?jiǎn)味瞬⒙?lián)總線(xiàn)、電源分配、阻抗匹配、接地彈跳、串音及時(shí)鐘生成。

串行RapidIO交換機(jī)

串行RapidIO互連可用于處理以上所討論的一些信號(hào)完整性難題。RapidIO是芯片間、電路板間及機(jī)箱間互連的一個(gè)成熟、開(kāi)放標(biāo)準(zhǔn)，由嵌入式計(jì)算領(lǐng)域領(lǐng)導(dǎo)廠商設(shè)計(jì)，可滿(mǎn)足在無(wú)線(xiàn)基礎(chǔ)架構(gòu)、網(wǎng)絡(luò)、存儲(chǔ)、科學(xué)、軍事及工業(yè)類(lèi)市場(chǎng)中設(shè)備對(duì)可靠性、成本效益、性能及可擴(kuò)展性的要求。

RapidIO是一個(gè)專(zhuān)為滿(mǎn)足當(dāng)前及未來(lái)嵌入式應(yīng)用需求而設(shè)計(jì)的點(diǎn)到點(diǎn)數(shù)據(jù)包交換互連協(xié)議。RapidIO物理層1x/4x鏈接串行規(guī)范可滿(mǎn)足使用電子串行連接的設(shè)備的物理層媒介要求。該規(guī)范定義了使用單向差分信號(hào)的設(shè)備之間的全雙工串行物理層接口(鏈接)。此外，對(duì)于需要更高鏈接性能的應(yīng)用，它還允許將四個(gè)串行鏈接組合在一起。它還定義了用于鏈接管理及通過(guò)鏈接傳輸數(shù)據(jù)包的協(xié)議。

RapidIO系統(tǒng)的架構(gòu)由端點(diǎn)元件及連接端點(diǎn)的交換結(jié)構(gòu)組成。設(shè)想端點(diǎn)作為郵件系統(tǒng)中的出發(fā)點(diǎn)，交換機(jī)作為截取包裹并將包裹發(fā)送至目的地的郵局。RapidIO互連架構(gòu)根據(jù)規(guī)范被劃分為層狀架構(gòu)，包括邏輯層、公共傳輸層及物理層。RapidIO協(xié)議的物理層由芯片串行器－解串器(SerDes)處理。SerDes的特性對(duì)硬件設(shè)計(jì)人員在設(shè)計(jì)電路板時(shí)所面臨的信號(hào)完整性問(wèn)題有一定的影響。交換機(jī)設(shè)計(jì)的許多其他方面也將影響信號(hào)完整性。

RapidIO 交換的特性簡(jiǎn)化電路板設(shè)計(jì)并實(shí)現(xiàn)較高的信號(hào)完整性

時(shí)鐘生成

就啟動(dòng)器而言，sRIO交換機(jī)必須具有實(shí)現(xiàn)低抖動(dòng)的無(wú)噪時(shí)鐘信號(hào)。低抖動(dòng)信號(hào)基本上具備低相位噪音的特性。若增加輸入時(shí)鐘信號(hào)以實(shí)現(xiàn)較高頻率的輸出信號(hào)，則必須優(yōu)化芯片電路，以產(chǎn)生最小的相位噪音。Tundra的Tsi57x串行RapdIO交換機(jī)通過(guò)采用集成低噪音放大PLL的125MHz及155MHz時(shí)鐘產(chǎn)生高達(dá)3.125Ghz的輸出信號(hào)。許多產(chǎn)品采用獨(dú)立電路實(shí)現(xiàn)上述功能，因而無(wú)法像Tundra交換芯片一樣實(shí)現(xiàn)低抖動(dòng)。輸出信號(hào)的清晰度也不如使用Tundra交換芯片時(shí)，使得電路板設(shè)計(jì)難以容忍上文論述的其他板級(jí)信號(hào)完整性問(wèn)題。

可編程傳輸預(yù)加重及接收器均衡

在高速電路板設(shè)計(jì)中，由于信號(hào)經(jīng)過(guò)電路板由芯片傳輸至芯片或通過(guò)背板傳輸，因而需要考慮信號(hào)的衰減。簡(jiǎn)而言之，實(shí)際信號(hào)在到達(dá)端點(diǎn)時(shí)強(qiáng)度會(huì)減小，并可能出現(xiàn)相移。通常，在所有媒介中，高頻率諧波較低頻率諧波衰減的比例更大。僅增強(qiáng)整體信號(hào)并不夠，因?yàn)樗鼤?huì)擴(kuò)大噪音層，并且沒(méi)有解決相移問(wèn)題。串行RapidIO交換及端點(diǎn)(像GbE及10GbE等所有其他高速設(shè)計(jì)一樣)利用技術(shù)避免該問(wèn)題并保持原始信號(hào)的完整性。

若要了解傳輸預(yù)加重及接收器均衡的影響，可以回顧眼圖，其目標(biāo)是實(shí)現(xiàn)“開(kāi)眼”。若未運(yùn)用這些技術(shù)，眼圖會(huì)開(kāi)始“閉合”。

傳輸預(yù)加重技術(shù)可將高頻加入傳輸信號(hào)，以解決信號(hào)衰減及端點(diǎn)間相移的問(wèn)題。因此，與簡(jiǎn)單地放大所有頻率(該方法亦會(huì)增加交換芯片的整體功耗)不同，傳輸預(yù)加重可通過(guò)傳輸功能有效增強(qiáng)輸出波形，增加輸出波形的高頻量，而同時(shí)使用虛擬組件對(duì)其進(jìn)行相移，解決因傳輸媒介引致的相移。該方法對(duì)于保持信號(hào)的完整性及保持眼圖相當(dāng)有效。圖2說(shuō)明利用傳輸預(yù)加重的影響。

圖2：傳輸預(yù)加重對(duì)眼圖的影響。

盡管傳輸預(yù)加重通常在許多高速I(mǎi)C中應(yīng)用，以?xún)?yōu)化整體系統(tǒng)級(jí)的信號(hào)完整性，但“傳輸端”的傳輸預(yù)加重應(yīng)與“接收端”的接收器均衡一并使用。接收器均衡運(yùn)用增強(qiáng)器傳輸功能，補(bǔ)償因電路板及背板引起的高頻傳輸損耗及相移。由于這些傳輸損耗在信號(hào)到達(dá)目的地IC(在本文中，指串行RapidIO交換)前發(fā)生，因此通常在信號(hào)發(fā)送至系統(tǒng)中的下一個(gè)傳輸部分(另一交換)或端點(diǎn)前，交換機(jī)必須采取措施補(bǔ)償這些損耗。接收器均衡的功效與傳輸預(yù)加重類(lèi)似，可改善整體信噪比。注意：連接至交換芯片的各鏈接可能具有不同的特性。

圖3：帶串行RapidIO交換的無(wú)線(xiàn)基帶交換機(jī)及各種鏈接速率。

例如，圖3中，FPGA的鏈接可能穿過(guò)電路板上的多個(gè)區(qū)域并可能經(jīng)過(guò)數(shù)層而受到EMI影響，而來(lái)自交換的DSP鏈接可能以較低的速度運(yùn)行且距離相當(dāng)短。最后，背板鏈接也可能具有較高的速度且經(jīng)過(guò)多個(gè)連接器。上述三種鏈接在振幅及相位方面的衰減特性各不相同如圖4。

圖4：接收到的信號(hào)被不同鏈接所影響。

同步與異步交換設(shè)計(jì)

串行RapidIO標(biāo)準(zhǔn)支持三種不同的鏈接速率：1.25G波特、2.5G波特及3.125G波特。交換可分為兩類(lèi)：同步及異步。

同步交換指所有端口必須以相同速度運(yùn)轉(zhuǎn)的交換。

異步交換指各端口可按特定鏈接的通信量需求所需的頻率運(yùn)轉(zhuǎn)的交換。

在大部分應(yīng)用中，最佳解決方案是異步交換，它不僅具有能以較低的系統(tǒng)整體功耗滿(mǎn)足通信量需求的優(yōu)點(diǎn)，而且就信號(hào)完整性而言，它受串音的影響更小。

封裝及互連

信號(hào)完整性問(wèn)題可能在很大程度上受封裝及基礎(chǔ)材料設(shè)計(jì)的影響。例如，高性能倒裝芯片及打線(xiàn)接合封裝可改善功率傳送并減少回程損耗。就RapidIO交換機(jī)而言，改善阻抗匹配以維持100歐姆差分阻抗及較低的變差相當(dāng)重要。倒裝芯片封裝可有助于改善上述情況。

高效球狀映射

硅片供應(yīng)商可能會(huì)選擇球狀映射簡(jiǎn)化從芯片至球柵的信號(hào)傳輸，但其作用并非僅限于此。在理想情況下，設(shè)計(jì)球狀映射時(shí)會(huì)考慮整體系統(tǒng)級(jí)的實(shí)現(xiàn)。例如，在設(shè)計(jì)球狀映射時(shí)，須謹(jǐn)記將外圍IC鏈接至交換芯片。應(yīng)對(duì)有關(guān)設(shè)計(jì)進(jìn)行優(yōu)化以最大程度減少層數(shù)及所需面積，這樣可改善最終設(shè)計(jì)的信號(hào)完整性。配有相當(dāng)密集的球狀映射的IC在電路板上需要許多層，才能將信號(hào)從IC中發(fā)送出去，從而導(dǎo)致高成本的系統(tǒng)級(jí)設(shè)計(jì)。另一個(gè)問(wèn)題是信號(hào)通道間的串音，該問(wèn)題在上文討論同步及異步RapidIO交換的區(qū)別時(shí)已提及。與信號(hào)通道間串?dāng)_及高效球狀映射緊密相連的一個(gè)問(wèn)題是電源與接地引腳之間的間隔。若將太多串行RapidIO端口插入小型封裝，可能會(huì)由于串?dāng)_而導(dǎo)致信號(hào)完整性問(wèn)題，從而導(dǎo)致在信號(hào)從交換機(jī)傳輸?shù)蕉它c(diǎn)時(shí)出現(xiàn)“閉眼”。

設(shè)計(jì)慣例技巧

現(xiàn)在，我們回顧一下信號(hào)完整性的另一方面，即電路板級(jí)的設(shè)計(jì)問(wèn)題。設(shè)計(jì)人員可以采取許多設(shè)計(jì)指引來(lái)控制噪聲產(chǎn)生的影響。通常，好的設(shè)計(jì)慣例可以幫助電路板設(shè)計(jì)人員控制電路板級(jí)通信產(chǎn)生的信號(hào)噪音，包括限制外部噪音源以及解決設(shè)備本身的噪音。

首先，所有設(shè)計(jì)均應(yīng)采用正確的走線(xiàn)寬度、間隔及拓?fù)?，以確保每個(gè)走線(xiàn)的阻抗與其傳輸器件匹配。阻抗不匹配可能會(huì)影響前緣與后緣的質(zhì)量、穩(wěn)定延遲時(shí)間、串?dāng)_以及EMI。

必須確保同步信號(hào)組之間有足夠的通道間隔，必須限制通道長(zhǎng)度并將差分對(duì)信號(hào)之間的偏移降至最低。布線(xiàn)時(shí)應(yīng)最大限度地減少布線(xiàn)層轉(zhuǎn)換次數(shù)，從而限制寄生效應(yīng)。不必要的電感及雜散電容中的過(guò)孔成本非常高，應(yīng)盡量減少。除BGA襯墊外，通常每個(gè)通道最多允許有兩個(gè)過(guò)孔。

對(duì)信號(hào)完整性徹底驗(yàn)證至關(guān)緊要。利用估計(jì)寄生效應(yīng)，設(shè)計(jì)前分析可提供了解設(shè)計(jì)性能所需的數(shù)據(jù)，但準(zhǔn)確的后設(shè)計(jì)寄生效應(yīng)可提供發(fā)現(xiàn)潛在信號(hào)完整性問(wèn)題所需的詳情。采用該方法，可創(chuàng)建電路網(wǎng)表以進(jìn)行模擬并記錄結(jié)果。

若盡可能縮短通道及信號(hào)通道，通過(guò)接地層或彼此物理隔離的方式進(jìn)行屏蔽，并注意避免阻抗不匹配或任何導(dǎo)致共振的配置，即可獲得良好的信號(hào)完整性。

選擇串行RapidIO交換芯片，實(shí)現(xiàn)較高的信號(hào)完整性

設(shè)計(jì)人員如何選擇串行RapidIO交換？正如良好的設(shè)計(jì)慣例可以幫助電路板設(shè)計(jì)人員控制電路板級(jí)通信產(chǎn)生的信號(hào)噪音一樣，硬件設(shè)計(jì)人員需積極考慮時(shí)鐘生成的特性、傳輸預(yù)加重及接收器均衡、優(yōu)化封裝技術(shù)、有效的球狀映射及異步設(shè)計(jì)的串行RapidIO交換機(jī)，方可確保系統(tǒng)級(jí)設(shè)計(jì)具有較高的信號(hào)完整性。顯然，在選擇串行接口時(shí)，設(shè)計(jì)人員選擇的芯片不僅要具有合適的功能，還必須是專(zhuān)為解決高速信號(hào)難題而設(shè)計(jì)的交換芯片。

目前，Tundra Semiconductor Corporation可提供具有以上特性的三代串行RapidIO交換產(chǎn)品。Tsi 57x產(chǎn)品線(xiàn)包括Tsi574、Tsi576及Tsi578，各款的端口數(shù)各不相同，介于4至16個(gè)端口之間，運(yùn)轉(zhuǎn)速度介于1.25G至3.125G之間。各端口支持x1及x4通道可選，每端口的功耗為120至200mW。Tsi57x產(chǎn)品線(xiàn)具有本文所述的所有信號(hào)完整性的特征，包括傳輸預(yù)加重及接收器均衡。該產(chǎn)品較前款Tsi56x產(chǎn)品線(xiàn)增加了一些新功能，包括多播功能、矩陣性能監(jiān)控。另外，許多高級(jí)通信管理功能已經(jīng)優(yōu)化，可滿(mǎn)足無(wú)線(xiàn)基站、無(wú)線(xiàn)網(wǎng)絡(luò)控制器、有線(xiàn)網(wǎng)絡(luò)基礎(chǔ)架構(gòu)及軍用航空電子系統(tǒng)等應(yīng)用的高性能要求。

本文小結(jié)

通過(guò)上述分析可以發(fā)現(xiàn)，若熟知基本設(shè)計(jì)規(guī)則，在系統(tǒng)中應(yīng)用高頻率互連(例如串行RapidIO)時(shí)可避免任何與信號(hào)完整性差相關(guān)的傳統(tǒng)問(wèn)題，例如噪音、瞬間效應(yīng)、串?dāng)_或抖動(dòng)等等。