由Modelsim進行仿真，需要導出VHDL或Verilog HDL網表。此網表是由針對特定FPGA器件的基本單元組成的。這些基本單元在FPGA廠家提供的廠家?guī)熘泻衅涠x和特性，且廠家一般提供其功能的 VHDL或Verilog VDL庫。因此，在Modelsim下進行仿真，需要設置廠家?guī)煨畔?。如使用Altera公司的Apex20ke系列，需要將 Apex20ke_atoms.v(或.vhd)與Apex20ke_component.v文件設置或編譯到工程項目的對應庫中。除網表外，還需要布局布線輸出的標準延時文件(sdf)，將sdf文件加入仿真可以在窗口化界面設置加入，或通過激勵指定。如使用Verilog HDL時加入反標語句$sdf_annotate(“”，Top)通過參數路徑指定即可。

　　在綜合階段，應利用設計指定的約束文件將RTL級設計功能實現并優(yōu)化到具有相等功能且具有單元延時(但不含時序信息)的基本器件中，如觸發(fā)器、邏輯門等，得到的結果是功能獨立于FPGA的網表。它不含時序信息，可作為后續(xù)的布局布線使用。使用FPGA Compiler II進行綜合后可以導出EDIF網絡。

　　在實際階段，主要是利用綜合后生成的EDIF網表并基于FPGA內的基本器件進行布局布線?？梢岳貌季€工具Foundation Series選用具體器件(如Virtex系列器件)進行布局布線加以實現，也可以使用布線工具Quartus選用Apex20ke系列器件進行布局布線加以實現，同時輸出相應的VHDL或Verilog HDL格式，以便在Modelsim下進行仿真。

　　關于其它階段，因篇幅關系，在此不再述。

　　在數字系統設計的今天，利用多種EDA工具進行處理，同時使用FPGA快速設計專用系統或作為檢驗手段已經成為數字系統設計中不可或缺的一種方式，了解并熟悉其設計流血應成為現今電子工程師的一種必備知識。