摘要：介紹了利用多種EDA工具進(jìn)行FPGA設(shè)計(jì)的實(shí)現(xiàn)原理及方法，其中包括設(shè)計(jì)輸入、綜合、功能仿真、實(shí)現(xiàn)、時(shí)序仿真、配置下載等具體內(nèi)容。并以實(shí)際操作介紹了整個(gè)FPGA的設(shè)計(jì)流程。

　　關(guān)鍵詞：FPGA 仿真 綜合 EDA

　　在數(shù)字系統(tǒng)設(shè)計(jì)的今天，片上系統(tǒng)(SoC)技術(shù)的出現(xiàn)已經(jīng)在設(shè)計(jì)領(lǐng)域引起深刻變革。為適應(yīng)產(chǎn)品盡快上市的要求，設(shè)計(jì)者必須合理選擇各EDA廠家提供的加速設(shè)計(jì)的工具軟件，以使其產(chǎn)品在本領(lǐng)域良性發(fā)展。FPGA設(shè)計(jì)是當(dāng)前數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中的重要方式之一。本文以多種EDA廠家工具為基礎(chǔ)，系統(tǒng)介紹 FPGA設(shè)計(jì)的流程。

　　1 數(shù)字邏輯劃分與FPGA內(nèi)部結(jié)構(gòu)

　　圖1所示為數(shù)字邏輯權(quán)狀分類圖，由其可以看出，現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)是專用集成電路中可編程邏輯器件的重要分支。

　　隨著微電子工業(yè)的發(fā)展與進(jìn)步，F(xiàn)PGA的集成度已經(jīng)達(dá)到數(shù)百萬(wàn)門(mén)，如Xilinx公司的Xcv3200e最大門(mén)數(shù)為320萬(wàn)門(mén)，Altera公司的 Apex20k1500e為150萬(wàn)門(mén)，且系統(tǒng)時(shí)鐘頻率已達(dá)到200MHz，支持多種I/I電壓標(biāo)準(zhǔn)，并具有豐富的可重復(fù)利用的IP核，便于加速系統(tǒng)設(shè)計(jì)。

　　FPGA的內(nèi)部資源(以Xilinx公司為例)一般分為可編程邏輯塊CLB、輸入輸出塊IOB和可編程連線PI三部分。通過(guò)編程控制PI連接各CLB單元，可以形成具有特定功能的電路。使用各公司的專用設(shè)計(jì)軟件設(shè)計(jì)FPGA，最終可形成由PI控制CLB單元的位流文件。

　　Xilinx公司主推的Virtex系列FPGA產(chǎn)品采用0.22微米工藝，具有如下特性：支持9種I/O標(biāo)準(zhǔn)、4個(gè)延時(shí)鎖定環(huán)、塊存儲(chǔ)與分布存儲(chǔ)并存、可編程流水延時(shí)存儲(chǔ)、熱控制、配置速率為500Mb/s。而Altera公司的Apex20ke系列同樣是其公司主推的FPGA產(chǎn)品，在內(nèi)部嘏線資源方面與Xilinx公司產(chǎn)品不同。在Virtex器件中，分為雙長(zhǎng)線、單長(zhǎng)線、長(zhǎng)線幾種，在布線時(shí)可以按最近原則進(jìn)行取舍;而在Apex20ke中，連線僅為一種等長(zhǎng)，所以在時(shí)序分析時(shí)比較準(zhǔn)確。

　　2 FPGA設(shè)計(jì)流程

　　FPGA設(shè)計(jì)人體分為設(shè)計(jì)輸入、綜合、功能仿真(前仿真)、實(shí)現(xiàn)、時(shí)序仿真(后仿真)、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖2所示。下面分別介紹各個(gè)設(shè)計(jì)步驟。

　　2.1 設(shè)計(jì)輸入

　　設(shè)計(jì)輸入包括使用硬件描述語(yǔ)言HDL、狀態(tài)圖與原理圖輸入三種方式。HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式，除IEEE標(biāo)準(zhǔn)中 VHDL與Verilog HDL兩種形式外，尚有各自FPGA廠家推出的專用語(yǔ)言，如Quartus下的AHDL。HDL語(yǔ)言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能特定綜合器(如Synopsys公司的FPGA Compiler II或FPGA Express)作用下以具體硬件單元較好地實(shí)現(xiàn);而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)，另外，在Altera公司Quartus軟件環(huán)境下，可以使用Momory Editor對(duì)內(nèi)部memory進(jìn)行直接編輯置入數(shù)據(jù)。常用方式是以HDL語(yǔ)言為主，原理圖為輔，進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色。

　　通常，F(xiàn)PGA廠商軟件與第三方軟件設(shè)有接口，可以把第三方設(shè)計(jì)文件導(dǎo)入進(jìn)行處理。如Quartus與Foundation都可以把EDIF網(wǎng)表作為輸入網(wǎng)表而直接進(jìn)行布局布線，布局布線后，可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理。

　　2.2 設(shè)計(jì)綜合

　　綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。也就是是說(shuō)，被綜合的文件是HDL文件(或相應(yīng)文件等)，綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案，該方案必須同時(shí)滿足預(yù)期的功能和約束條件。對(duì)于綜合來(lái)說(shuō)，滿足要求的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。

　　FPGA Compiler II是一個(gè)完善的FPGA邏輯分析、綜合和優(yōu)化工具，它從HDL形式未優(yōu)化的網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個(gè)步驟。其中，分析是采用 Synopsys標(biāo)準(zhǔn)的HDL語(yǔ)法規(guī)則對(duì)HDL源文件進(jìn)行分析并糾正語(yǔ)法錯(cuò)誤;綜合是以選定的FPGA結(jié)構(gòu)和器件為目標(biāo)，對(duì)HDL和FPGA網(wǎng)表文件進(jìn)行邏輯綜合;而優(yōu)化則是根據(jù)用戶的設(shè)計(jì)約束對(duì)速度和面積進(jìn)行邏輯優(yōu)化，產(chǎn)生一個(gè)優(yōu)化的FPGA網(wǎng)表文件，以供FPGA布局和布線工具使用，即將電路優(yōu)化于特定廠家器件庫(kù)，獨(dú)立于硅持性，但可以被約束條件所驅(qū)動(dòng)。

　　利用FPGA Compiler II進(jìn)行設(shè)計(jì)綜合時(shí)，應(yīng)在當(dāng)前Project下導(dǎo)入設(shè)計(jì)源文件，自動(dòng)進(jìn)行語(yǔ)法分析，在語(yǔ)法無(wú)誤并確定綜合方式、目標(biāo)器件、綜合強(qiáng)度、多層保持選擇、優(yōu)化目標(biāo)等設(shè)置后，即可進(jìn)行綜合與優(yōu)化。在此可以將兩步獨(dú)立進(jìn)行，在兩步之間進(jìn)行約束指定，如時(shí)鐘的確定、通路與端口的延時(shí)、模塊的算子共享、寄存器的扇出等。如果設(shè)計(jì)模型較大，可以采用層次化方式進(jìn)行綜合，先綜合下級(jí)模塊，后綜合上級(jí)模塊。在進(jìn)行上級(jí)模塊綜合埋設(shè)置下級(jí)模塊為Don't Touch，使設(shè)計(jì)與綜合過(guò)程合理化。綜合后形成的網(wǎng)表可以以EDIF格式輸出，也可以以VHDL或Verilog HDL格式輸出，將其導(dǎo)入FPGA設(shè)計(jì)廠商提供的可支持第三方設(shè)計(jì)輸入的專用軟件中，就可進(jìn)行后續(xù)的FPGA芯片的實(shí)現(xiàn)。綜合完成后可以輸出報(bào)告文件，列出綜合狀態(tài)與綜合結(jié)果，如資源使用情況、綜合后層次信息等。

　　2.3 仿真驗(yàn)證

　　從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性;而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。

　　2.4 設(shè)計(jì)實(shí)現(xiàn)

　　實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件(如配置文件與相關(guān)報(bào)告)。通?？煞譃槿缦挛鍌€(gè)步驟。