邏輯分析儀是利用時鐘從測試設備上采集和顯示數(shù)字信號的儀器，最主要作用在于時序判定。由于邏輯分析儀不像示波器那樣有許多電壓等級，通常只顯示兩個電壓（邏輯1和0），因此設定了參考電壓后，邏輯分析儀將被測信號通過比較器進行判定，高于參考電壓者為High，低于參考電壓者為Low，在High與Low之間形成數(shù)字波形。邏輯分析儀與示波器相同，是通過采集指定的信號，并通過圖形化的方式展示給開發(fā)人員，開發(fā)人員根據(jù)這些圖形化信號按照協(xié)議分析出是否出錯。盡管圖形化的顯示已經(jīng)給開發(fā)人員帶來不少的方便，但是人工將一串串信號分析出來不僅麻煩而且極易出錯。在這個科技高速發(fā)展的社會，一切都在追求高效率。自動化、智能化已經(jīng)成為協(xié)議分析的發(fā)展方向。在這個思想的指引下各種測試儀器的協(xié)議分析功能出現(xiàn)并發(fā)展起來。目前大多數(shù)開發(fā)人員通過邏輯分析儀等測試工具的協(xié)議分析功能可以很輕松的發(fā)現(xiàn)錯誤、調試硬件、加快開發(fā)進度，為高速度、高質量完成工程提供保障。邏輯分析儀的工作過程就是數(shù)據(jù)采集、存儲、觸發(fā)、顯示的過程，由于它采用數(shù)字存儲技術，可將數(shù)據(jù)采集工作和顯示工作分開進行，也可同時進行，必要時，對存儲的數(shù)據(jù)可以反復進行顯示，以利于對問題的分析和研究。

ELA的工作原理及特點

一個嵌入式系統(tǒng)裝置一般都由嵌入式計算機系統(tǒng)和執(zhí)行裝置組成，嵌入式計算機系統(tǒng)是整個嵌入式系統(tǒng)的核心，由硬件層、中間層、系統(tǒng)軟件層和應用軟件層組成。執(zhí)行裝置也稱為被控對象，它可以接受嵌入式計算機系統(tǒng)發(fā)出的控制命令，執(zhí)行所規(guī)定的操作或任務。執(zhí)行裝置可以很簡單，如手機上的一個微小型的電機，當手機處于震動接收狀態(tài)時打開；也可以很復雜，如SONY智能機器狗，上面集成了多個微小型控制電機和多種傳感器，從而可以執(zhí)行各種復雜的動作和感受各種狀態(tài)信息。嵌入式邏輯分析儀的組成框圖如圖1所示，主要分為硬件部分和軟件部分。硬件部分由待測設計（DUT）、嵌入到FPGA中的ELA IP核、RAM存儲單元以及JTAG接口組成；軟件部分由用戶設計軟件和集成在其中的ELA在線調試軟件組成。ELA的工作原理為：設置ELA在線調試軟件中需要監(jiān)測的信號、觸發(fā)邏輯、采樣深度和時鐘信號等各項參數(shù)；把設置好的ELA文件與用戶設計編譯綜合后一起下載到FPGA中；運行ELA，如果滿足觸發(fā)條件，ELA就在時鐘的上升沿對被測信號采樣，并儲存在RAM存儲單元中。


圖1嵌入式邏輯分析儀的組成框圖

嵌入式邏輯分析儀能夠方便地對設計進行在線調試，及時發(fā)現(xiàn)系統(tǒng)內部所存在的問題，無須對設計文件進行任何修改就可以得到內部節(jié)點或者I/O引腳的狀態(tài)。例如，SignalTap II支持多達1024個通道，采樣深度高達128Kb，時鐘支持超過200MHz，每個分析儀均有10級觸發(fā)輸入/輸出，從而增加了采樣的精度。

ELA在FPGA測試中的應用

嵌入式邏輯分析儀在FPGA的測試中應用極為廣泛，能夠對系統(tǒng)實時監(jiān)測。設計中所使用的FPGA芯片為Altera公司Cyclone系列中的EP1C12Q240C8，它支持SignalTap II，有12 060個邏輯單元，存儲位的大小為239 616，能夠較好的支持各種復雜的設計。

ELA的應用設計流程如下。

1 Stp文件的創(chuàng)建

在交通燈控制器的設計完成并編譯綜合后，即可創(chuàng)建一個SignalTap II文件（stp文件）。通常有兩種方式來建立stp文件，一是直接建立stp文件，并利用SignalTap II Editor配置邏輯分析儀的各項參數(shù)；二是利用MegaWizard Plug-in Manager生成和配置stp文件。如圖2所示。


圖2 Stp文件的載入

2 ELA的設置

將stp文件加入到設計中后，就可以對其進行設置，流程如下。

①添加被測信號。通過Node Finder中的SignalTap II Filter查找設計中所有預綜合和布局布線后的信號，選擇需要觀察的信號，在本設計中，可以全部選定。

②設置采樣時鐘。在設置采樣時鐘時，可以使用其中任何一個信號作為采樣時鐘，但不能用布局布線后的信號，為獲得更準確的采樣數(shù)據(jù)，采樣時鐘應選擇全局時鐘。

③確定采樣深度。SignalTap II的采樣深度最大可達128Kb.在選擇采樣深度時，必須考慮到FPGA的內存大小，此處選擇1Kb的采樣深度。

④設置緩沖獲得模式。通過設置緩沖獲得模式，用戶可以指定在SignalTap II觸發(fā)前和觸發(fā)后所捕獲的數(shù)據(jù)量，緩沖獲得模式主要有環(huán)形模式和分段緩沖模式。在此選擇環(huán)形模式的預觸發(fā)位置。

⑤設置觸發(fā)條件。SignalTap II支持基本觸發(fā)和高級觸發(fā)的功能。在基本觸發(fā)中，它支持10級觸發(fā)級數(shù)，對于每一級觸發(fā)，可以根據(jù)設計的需要設置不同的觸發(fā)電平。

本設計對SignalTap II的設置如圖3所示，其中采樣深度為1Kb，緩沖獲得模式選擇環(huán)形模式的預觸發(fā)位置，觸發(fā)條件為基本觸發(fā)；此外，采樣時鐘選擇為全局時鐘。這些設置能夠準確地對本設計進行在線調試，有效地監(jiān)測內部信號。


圖3 SignalTap II設置窗口

3設計下載

當設置完stp文件并編譯綜合后，軟件將ELA IP嵌入設計里面，同設計一起下載到FPGA中。在器件列表中，邏輯分析儀會自動探測編程硬件，如果在保存設計前已經(jīng)選好了FPGA中所使用的芯片，就會自動給出已經(jīng)選好的器件，若沒有選擇，則需要在器件列表中選擇。當器件連接成功，在SOF（SRAM Object File）管理器中選擇需要下載的SOF文件，單擊下載按鈕即可將設計下載到FPGA中，如圖4所示。


圖4設計下載窗口

4在線調試

在線調試即利用JTAG接口將數(shù)據(jù)上傳到調試軟件中，根據(jù)實時運行的結果來對設計進行調試。本設計所實現(xiàn)的功能是在時鐘信號的控制下，根據(jù)當前的狀態(tài)決定下一個時鐘周期的輸出，即紅燈、綠燈和黃燈的開啟。


圖5 SignalTap II數(shù)據(jù)窗的實時監(jiān)測信號

設計中所得到的波形如圖5所示，從圖5中可以看出，對于第一組燈，在state.st3時，黃燈開啟，綠燈及紅燈都關閉，一個時鐘周期后，跳轉到state.st4，黃燈關閉，同時紅燈開啟；四個時鐘周期后，跳轉到state.st0，紅燈關閉，同時綠燈開啟，黃燈繼續(xù)關閉；三個時鐘周期后，再次跳轉到state.st3，黃燈開啟，綠燈關閉；一個時鐘周期后，跳轉到state.st4，黃燈關閉，紅燈開啟。對于第二組，其紅綠燈的轉換也是一樣的不斷循環(huán)，這樣就實現(xiàn)了紅綠黃燈的交替變化。

在線調試得到的波形與交通燈控制器設計中所要求的功能完全吻合，在上述調試過程中，嵌入式邏輯分析儀對內部的8個狀態(tài)能夠很好的監(jiān)測，保證了設計的正確。

在調試過程中，用戶可以很方便的開始或暫停ELA，對內部信號進行分析。如果需要修改設置，如采樣深度或觸發(fā)條件，只需停止運行ELA，完成修改后重新編譯綜合即可，縮短了調試時間。