摘要

　　電源效率對于便攜式設備以及模擬IC的噪聲抗擾度來說都非常重要。本文主要介紹電壓參考電路，其不僅支持極低的工作靜態(tài)電流(低于250nA)，而且還符合標準CMOS工藝。這種電路針對各種應用進行了優(yōu)化設計，適合便攜式電子設備、汽車、醫(yī)療設備，以及高電源抑制比 (PSRR) 和開關噪聲抗擾度都非常重要的片上系統(tǒng) (SoC) 實施。

　　上述電壓參考在低頻率下支持90dB。輸出電壓變化的標準偏差是 0.5%，在–40℃至125℃溫度范圍內(nèi)的溫度系數(shù)為15ppm/℃。這些特性可在1.6V至5.5V的電源電壓范圍內(nèi)實現(xiàn)。可實施各種用于為電壓參考實現(xiàn)輸入噪聲抗擾度的方法。

　　介紹

　　幾乎每款模擬電路都需要高精度高穩(wěn)定參考電壓或電流源。不過，在選擇片上系統(tǒng)(SoC) 技術(shù)時，參考電壓模塊不應成為限制因素。也就是說這類系統(tǒng)所選用的技術(shù)工藝對于參考電壓源來說并不一定總是最理想的。因此，其設計應該更穩(wěn)健，才能適應各種技術(shù)工藝的變化。

　　電池通?？勺鳛?a class="contentlabel" href="http://cafeforensic.com/news/listbylabel/label/SoC">SoC的電源。這就更需要提高工作在大電源電壓范圍內(nèi)的電壓參考源的線性穩(wěn)壓性能。要延長電池使用壽命，就需要低靜態(tài)電源電流。同時，還需要在寬泛頻率下實現(xiàn)高電源抑制比(PSRR)，以抑制來自高速數(shù)字電路、降壓轉(zhuǎn)換器或片上其它開關電路的噪聲。本文主要介紹具有高PSRR的超低靜態(tài)電流帶隙電壓參考。

　　基本帶隙電壓參考結(jié)構(gòu)

　　改善 PSRR的主題思想是在低壓降穩(wěn)壓器(LDO)后面布置一個帶隙電壓源。現(xiàn)有線性穩(wěn)壓器拓撲在靜態(tài)電流、DC負載穩(wěn)壓、瞬態(tài)響應、去耦電容以及硅芯片面積要求方面存在很大差異。由于我們的目標是在沒有外部電容器的情況下，在同一芯片上提供全面集成型 LDO，因而典型LDO結(jié)構(gòu)并不適合。

　　這些結(jié)構(gòu)與超低靜態(tài)電源電流相矛盾。為了緩解這一矛盾，您可為LDO 使用與參考源相同的帶隙。不宜采用標準LDO結(jié)構(gòu)的原因在于它需要輸出電容器來實現(xiàn)穩(wěn)定工作。最佳選項是帶一個增益級的結(jié)構(gòu)，其無需輸出電容器便可實現(xiàn)穩(wěn)定。

　　低壓降穩(wěn)壓器

　　圖1是該設計[1]中所使用LDO的內(nèi)核及其簡化原理圖。圖1[2]中的M0和M4代表翻轉(zhuǎn)電壓跟隨器(FVF)，其可實施無逆向功能及相關極點的單級穩(wěn)壓。靜態(tài)電流由晶體管M1和M3確定。晶體管M2 可作為共柵放大器。

　　LDO的開環(huán)增益由第一個級聯(lián)級(即晶體管M2和M3)決定。可作為負載的 M4 PMOS跟隨器存在低阻抗源，因此 FET M0的輸出增益接近1。在圖2中的小型信號等效電路的幫助下，對所推薦的 LDO結(jié)構(gòu)進行穩(wěn)定性分析，結(jié)果顯示只有一個極點(公式1)：

　　可作為補償電容器的M0柵源電容器可創(chuàng)建 LDO的主極點。因此無需去耦片外電容器，便可使LDO[3]穩(wěn)定。

　　圖1.具有翻轉(zhuǎn)電壓跟隨器、無輸出電容器的LDO

　　圖2.LDO的小型信號等效電路

　　這種LDO的另一項優(yōu)勢是簡單的自啟動程序，其無需專用電路。最初，在電壓VDD 為 0 時，VOUT也為 0，跟隨器M4 在無反饋的情況下關閉，M1的偏置電流大于M3的偏置電流。因此，柵極電壓M0 不僅可降低，而且還可驅(qū)動輸出電壓VOUT至所選的輸出電壓值。