項目背景及可行性分析

　　2.1 項目名稱及摘要：

　　基于fpga二維小波變換核的實(shí)時可重構(gòu)電路

　　現(xiàn)場可編程門陣列為可進(jìn)化設(shè)計提供了一個理想的模板。FPGAs 提供了一個硬件環(huán)境 ，這個環(huán)境 可將邏輯物理實(shí)現(xiàn)和 布線資源 按照為了特定功能所配置的比特流而重新組織構(gòu)建起來。 RTR設(shè)計工具 繞過傳統(tǒng)的fpga綜合以及比特流生成過程 使可進(jìn)化設(shè)計成為可能. JBits工具套裝 就為在Xilinx 的Virtex系列和4000系列設(shè)備上進(jìn)行RTR設(shè)計提供了一個設(shè)計環(huán)境。

　　這個項目旨在利用JBits實(shí)時可重構(gòu)系統(tǒng)完成一個基于二維離散小波變換核的全面設(shè)計過程 ，這包括仿真 ，調(diào)試 ，以及搭建 硬件與可重構(gòu)計算平臺的接口。 JBits API的發(fā)展使對Xilinx 4000 系列和Virtex系列 器件配置比特流成為可能 。應(yīng)用JBits API， 設(shè)計者可以繞開傳統(tǒng)的邏輯綜合和物理實(shí)現(xiàn)步驟 而允許高速比特流的重構(gòu)。比較于asic 使用JBits 可以創(chuàng)造更高性能的電路以用于實(shí)時可重構(gòu)系統(tǒng) 。因此 JBits API成為 設(shè)計一個有效的基于fpga的 實(shí)時可重構(gòu)和可進(jìn)化設(shè)計的必要工具。

　　2.2 應(yīng)用背景

　　隨著信息技術(shù)的飛速發(fā)展，計算機(jī)系統(tǒng)面臨的問題越來越復(fù)雜，如何保證復(fù)雜系統(tǒng)的可靠性成為一個不容忽視的問題。可進(jìn)化硬件給我們提供了一個很好的解決方案?？蛇M(jìn)化硬件EHW(Evolvable Hardware)是將進(jìn)化算法和可編程邏輯元件融合在一起而產(chǎn)生的一種新的硬件研究流派。當(dāng)所使用的環(huán)境發(fā)生變化時，或被放置于未知的環(huán)境中時，這種硬件會自動地改變內(nèi)部結(jié)構(gòu)，使之經(jīng)常處于最適合狀態(tài)，快速高效地完成規(guī)定的任務(wù)。

　　可編程門陣列(FPGA)以其獨(dú)有的優(yōu)點(diǎn)為國外多數(shù)研究人員用作硬件進(jìn)化平臺。EHW利用FPGA的在線可編程技術(shù)(ISP)及動態(tài)重構(gòu)技術(shù)，將FPGA的配置信息作為染色體，通過遺傳算法(GA)對其進(jìn)行反復(fù)的適應(yīng)度計算，交叉和變異，最終進(jìn)化出符號環(huán)境要求的個體(即電路配置)，從而使電路適合環(huán)境的變化。

　　與此同時，隨著FPGA技術(shù)的發(fā)展，芯片的性能越來越強(qiáng)、規(guī)模越來越大、開發(fā)的周期越來越長，使得芯片設(shè)計業(yè)正面臨一系列新的 問題：設(shè)計質(zhì)量難以控制，設(shè)計成本也越來越高。IP(Intelligence Property)技術(shù)解決了當(dāng)今芯片設(shè)計業(yè)所面臨的難題。IP是指可用來生成ASIC和PLD的邏輯功能塊，又稱IP核(IP Core)或虛擬器件(VC)。設(shè)計者可以重復(fù)使用已經(jīng)設(shè)計并經(jīng)過驗(yàn)證的IP核，從而專注于整個系統(tǒng)的設(shè)計，提高設(shè)計的效率和正確性，降低成本。目前數(shù)字IP已得到了充分的發(fā)展，可以很方便地購買到IP核并整合到SoC的設(shè)計中。

　　圖 1 FPGA 中的 可進(jìn)化ip核和 普通 ip核

　　因此，可以考慮將進(jìn)化硬件的思想應(yīng)用于IP核的設(shè)計中，設(shè)計一種可進(jìn)化的IP核，根據(jù)當(dāng)前的環(huán)境進(jìn)化出相應(yīng)的電路，并能夠在普通的可重構(gòu)器件中實(shí)現(xiàn)。