0.引言

　　FIR(Finite Impulse Response，有限沖擊響應)數字濾波器具有穩(wěn)定性高、可以實現線性相位等優(yōu)點，廣泛被應用于信號檢測與處理等領域[1,2]。由于FPGA(Field Programmable Gate Array，現場可編程門陣列)基于查找表的結構和全硬件并行執(zhí)行的特性，如何用FPGA 來實現高速FIR 數字濾波器成了近年來數字信號處理領域研究的熱點。目前，全球兩大PLD 器件供應商都提供了加速FPGA 開發(fā)的IP(IntelligentProperty，知識產權)核[3]。本文在Altera 公司的FIR 數字濾波器IP 核的基礎上，設計了基于分布式算法的FIR數字低通濾波器。

　　1.基于DSP Builder的設計流程

　　圖1 是基于DSP Builder 開發(fā)DSP 系統(tǒng)的設計流程[4,5]。首先調用DSP Builder 工具包中的元件構建電路模型。電路模型建立以后再進行系統(tǒng)級的仿真。仿真通過以后運行SignalCompiler 將模型文件轉化成RTL 級的VHDL 代碼。轉化成功以后，再調用VHDL 綜合器進行綜合生成底層網表文件。然后調用QuartusII 進行編譯，QuartusII 根據網表文件及設置的優(yōu)化約束條件進行布線布局和優(yōu)化設計的適配，最后生成編程文件和仿真文件。生成的POF/SOF FPGA 配置文件用于對目標器件的編程配置和硬件實現。仿真文件主要是用于QuartusII 的門級仿真文件和用于ModelSim 的時序仿真文件和VHDL 仿真激勵文件，用于實時測試DSP系統(tǒng)的工作性能。

　　圖1 基于DSP Builder 的設計方法

　　2.建模與仿真

　　在DSP Builder 中調用FIR 數字濾波器IP 核，設置參數：濾波器類型：低通濾波器;截止頻率：5E2Hz，采樣頻率：1E4Hz;濾波器階數：16;窗函數類型：漢寧窗。濾波器系數如表1 所示：

　　表1 濾波器系數