2.3 生成VHDL語言

　　完成FIR濾波器核配置后，便可得到設(shè)計好的濾波器，加入輸入/輸出信號，形成如圖4所示電路。點擊SignalCompiler，再選擇Anal-yze，選擇Sigle step compilation中的Convert MDL to VHDL，就可以生成對應(yīng)的VHDL語言。

　　在QuartusⅡ中打開編譯后生成的fir.qpf工程文件，可以得到濾波器的VHDL語言，其部分代碼如下：

　　編譯成功后，可以將其轉(zhuǎn)換成元件。

　　2.4 系統(tǒng)功能仿真

　　在Matlab中，建立M文件，運用前面設(shè)置好參數(shù)所生成的FIR濾波器，打開FIR濾波器時域響應(yīng)與系數(shù)值(time response & coefficeient vahles)。得到該濾波器的時域響應(yīng)和系數(shù)值如圖5所示，由該系數(shù)表確定濾波器，并進行算法級仿真，得到如圖6所示的波形。

　　圖6(a)為濾波前信號，圖6(b)為濾波后信號。從仿真波形可以看出，經(jīng)過FIR濾波器之后，高次諧波信號被很好地濾除了，達到了預(yù)定的設(shè)計目標(biāo)。

　　3 基本FPGA片上系統(tǒng)的功能測試

　　設(shè)計目標(biāo)器件選用美國Altera公司Cyclone系列FPGA器件中的EP3C25E144C8N芯片，通過開發(fā)工具QuartusⅡ?qū)Ω鱾€模塊的VHDL源程序及頂層電路進行編譯、邏輯綜合、電路的糾錯、驗證、自動布局布線及仿真等各種測試，最終將設(shè)計編譯的數(shù)據(jù)下載到芯片中，同時與單片機AT89C51結(jié)合，進一步進行數(shù)據(jù)的快速處理和控制，實現(xiàn)鍵盤可設(shè)置參數(shù)及LCD顯示。經(jīng)實際電路測試驗證，達到了設(shè)計的要求。

　　4 結(jié)語

　　這種基于SoPC數(shù)字濾波器的設(shè)計與實現(xiàn)，不僅利用Matlab中的Simulink與Alterl DSP Builder工具確定FIR濾波器系數(shù)，不用編程，只需簡單的設(shè)置，而且通過VHDL層次化設(shè)計方法，同時使FPGA與單片機相結(jié)合，采用C51及VHDL語言模塊化設(shè)計思想進行優(yōu)化編程，進一步完善了數(shù)據(jù)的快速處理和有效控制，提高了設(shè)計的靈活性、可靠性，也增強了系統(tǒng)功能的可擴展性。