一、關(guān)于HDL

　　1. HDL簡(jiǎn)介

　　HDL ： Hardware Discription Language 硬件描述語言，即描述FPGA/CPLD內(nèi)部邏輯門的工作狀態(tài)，來實(shí)現(xiàn)一定電路。

　　隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì)PLD/FPGA成為一種趨勢(shì)。目前硬件描述語言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各種語言有各種優(yōu)勢(shì)，根據(jù)業(yè)界應(yīng)用而定。

　　2. VHDL和Verilog區(qū)別

　　在業(yè)界，VHDL和Verilog是主要的兩種硬件描述語言，主要區(qū)別如下：

　　(1)VHDL發(fā)展的較早，語法嚴(yán)格，而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言,語法較自由。

　　(2)VHDL的書寫規(guī)則比Verilog煩瑣一些，但verilog自由的語法也容易讓少數(shù)初學(xué)者出錯(cuò)。

　　(3)國內(nèi)電子專業(yè)很多會(huì)在本科階段教授VHDL,但社會(huì)上Verilog應(yīng)用的較多，這給初學(xué)者帶來了一定的苦難。

　　3. 其他

　　目前出現(xiàn)用于CPLD/FPGA設(shè)計(jì)的硬件C語言編譯軟件，雖然還不成熟，應(yīng)用極少，但它有可能會(huì)成為繼VHDL和Verilog之后，設(shè)計(jì)大規(guī)模CPLD/FPGA的又一種手段如現(xiàn)在的Nios II ，便是HDL與SystemC 結(jié)合。等今后ARM嵌入FPGA之后，這種結(jié)合將會(huì)更加的密切。

　　同樣尚未完全盛行的SystemVerilog-2005，相當(dāng)于在Verilog-2001語法上的進(jìn)一步擴(kuò)展，在語法和功能上的升級(jí)。目前更多的人傾向于應(yīng)用Verilog-2001，尤其是某些老的工程師。

　　二、如何學(xué)習(xí)HDL

　　FPGA編程語言，淺顯易懂，屬于硬件描述語言。因?yàn)閂HDL、Verilog屬于類C語言，學(xué)過C語言的人會(huì)很快。

　　Bingo電子生涯中，當(dāng)年先學(xué)的也是C語言，之后開始開始學(xué)FPGA，用的是語法相對(duì)比較嚴(yán)謹(jǐn)?shù)腣HDL(當(dāng)時(shí)沒進(jìn)行教材改革，學(xué)校用的是VHDL)，一年后，因?yàn)榻涣鳌①Y料、以及將來工作等方面的需要，在幾天內(nèi)轉(zhuǎn)向了Verilog，從此，他踏了不歸路。Bingo在此退學(xué)者學(xué)習(xí)Verilog，如果您是在校大學(xué)生，學(xué)校依舊安排您學(xué)VHDL，那另當(dāng)別論。初學(xué)者可以找一個(gè)不錯(cuò)的書，看一遍，抄幾個(gè)例程，玩玩流水燈(或者說看完本書的例程)，便能很快入門O(∩_∩)O~。

　　關(guān)于語法，本書中Bingo不想多做累贅的闡述。國內(nèi)外教科書，知名網(wǎng)站，名人博客中都已經(jīng)寫的清清楚楚。此處推介在線中文網(wǎng)站：http://www.fpga.com.cn/hdl.htm