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          FPGA四大設(shè)計(jì)要點(diǎn)解析及應(yīng)用方案集錦

          作者: 時(shí)間:2015-03-02 來(lái)源:網(wǎng)絡(luò) 收藏

            本文敘述概括了應(yīng)用設(shè)計(jì)中的要點(diǎn),包括,、latch、邏輯四個(gè)部分。

          本文引用地址:http://cafeforensic.com/article/270305.htm

            的用處比我們平時(shí)想象的用處更廣泛,原因在于其中集成的模塊種類更多,而不僅僅是原來(lái)的簡(jiǎn)單邏輯單元(LE)。早期的相對(duì)比較簡(jiǎn)單,所有的功能單元僅僅由管腳、內(nèi)部buffer、LE、RAM構(gòu)建而成,LE由LUT(查找表)和D觸發(fā)器構(gòu)成,RAM也往往容量非常小?,F(xiàn)在的FPGA不僅包含以前的LE,RAM也更大更快更靈活,管教IOB也更加的復(fù)雜,支持的IO類型也更多,而且內(nèi)部還集成了一些特殊功能單元,包括:

            DSP:實(shí)際上就是乘加器,F(xiàn)PGA內(nèi)部可以集成多個(gè)乘加器,而一般的DSP芯片往往每個(gè)core只有一個(gè)。換言之,F(xiàn)PGA可以更容易實(shí)現(xiàn)多個(gè)DSP core功能。在某些需要大量乘加計(jì)算的場(chǎng)合,往往多個(gè)乘加器并行工作的速度可以遠(yuǎn)遠(yuǎn)超過(guò)一個(gè)高速乘加器。

            SERDES:高速串行接口。將來(lái)PCI-E、XAUI、HT、S-ATA等高速串行接口會(huì)越來(lái)越多。有了SERDES模塊,F(xiàn)PGA可以很容易將這些高速串行接口集成進(jìn)來(lái),無(wú)需再購(gòu)買專門的接口芯片。

            CPU core:分為2種,軟core和硬core。軟core是用邏輯代碼寫的CPU模塊,可以在任何資源足夠的FPGA中實(shí)現(xiàn),使用非常靈活。而且在大容量的FPGA中還可以集成多個(gè)軟core,實(shí)現(xiàn)多核并行處理。硬core是在特定的FPGA內(nèi)部做好的CPU core,優(yōu)點(diǎn)是速度快、性能好,缺點(diǎn)是不夠靈活。

            不過(guò),F(xiàn)PGA還是有缺點(diǎn)。對(duì)于某些高主頻的應(yīng)用,F(xiàn)PGA就無(wú)能為力了?,F(xiàn)在雖然理論上FPGA可以支持的500MHz,但在實(shí)際設(shè)計(jì)中,往往200MHz以上工作頻率就很難實(shí)現(xiàn)了。

            

          FPGA四大設(shè)計(jì)要點(diǎn)解析

           

            FPGA設(shè)計(jì)要點(diǎn)之一:

            對(duì)于FPGA來(lái)說(shuō),要盡可能避免異步設(shè)計(jì),盡可能采用同步設(shè)計(jì)。同步設(shè)計(jì)的第一個(gè)關(guān)鍵,也是關(guān)鍵中的關(guān)鍵,就是。一個(gè)糟糕的時(shí)鐘樹,對(duì)FPGA設(shè)計(jì)來(lái)說(shuō),是一場(chǎng)無(wú)法彌補(bǔ)的災(zāi)難,是一個(gè)沒有打好地基的大樓,崩潰是必然的。

            具體一些的設(shè)計(jì)細(xì)則:

            1)盡可能采用單一時(shí)鐘;

            2)如果有多個(gè)時(shí)鐘域,一定要仔細(xì)劃分,千萬(wàn)小心;

            3)跨時(shí)鐘域的信號(hào)一定要做同步處理。對(duì)于控制信號(hào),可以采用雙采樣;對(duì)于數(shù)據(jù)信號(hào),可以采用異步fifo。需要注意的是,異步fifo不是萬(wàn)能的,一個(gè)異步fifo也只能解決一定范圍內(nèi)的頻差問題。

            4)盡可能將FPGA內(nèi)部的PLL、DLL利用起來(lái),這會(huì)給你的設(shè)計(jì)帶來(lái)大量的好處。

            5)對(duì)于特殊的IO接口,需要仔細(xì)計(jì)算Tsu、Tco、Th,并利用PLL、DLL、DDIO、管腳可設(shè)置的delay等多種工具來(lái)實(shí)現(xiàn)。簡(jiǎn)單對(duì)管腳進(jìn)行Tsu、Tco、Th的約束往往是不行的。

            可能說(shuō)的不是很確切。這里的時(shí)鐘樹實(shí)際上泛指時(shí)鐘方案,主要是時(shí)鐘域和PLL等的規(guī)劃,一般情況下不牽扯到走線時(shí)延的詳細(xì)計(jì)算(一般都走全局時(shí)鐘網(wǎng)絡(luò)和局部時(shí)鐘網(wǎng)絡(luò),時(shí)延固定),和ASIC中的時(shí)鐘樹不一樣。對(duì)于ASIC,就必須對(duì)時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)、布線、時(shí)延計(jì)算進(jìn)行仔細(xì)的分析計(jì)算才行。

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