半導體制程工藝上，英特爾要是說第二，那沒人敢說第一。晶圓制造這個圈子，英特爾毫無疑問處于第一流，其他廠商包括IBM，英飛凌，NEC，意法半導體以及東芝等公司，以及目前半導體代工行業(yè)的老大老二老三——臺積電、GlobalFoundries、三星，統(tǒng)統(tǒng)都是二流。
說這么絕對可能有人不服，舉最近的一個例子，英特爾僅僅破一次例為美國芯片制造商Altera代工首個四核64位ARM Cortex-A53處理器，就引發(fā)了業(yè)界一片驚嘆。
隨著晶體管尺寸的不斷縮小，HKMG（high-k絕緣層+金屬柵極）技術(shù)幾乎已經(jīng)成為45nm以下級別制程的必備技術(shù)。不過在制作HKMG結(jié)構(gòu)晶體管的工藝方面，業(yè)內(nèi)卻存在兩大各自固執(zhí)己見的不同陣營，以IBM為代表的前柵極Gate-first工藝流派和以Intel為代表的后柵極Gate-last工藝流派。更準確點說，在步入HKMG時代之初，只有Intel 和其他所有半導體企業(yè)之別。
前柵極和后柵極工藝實現(xiàn)HKMG結(jié)構(gòu)，在技術(shù)上的差別不做贅述，只需要記住一點：后柵極成型HKMG技術(shù)制造的芯片，功耗更低、漏電更少，高頻（即高性能）運行狀態(tài)也更穩(wěn)定；但是生產(chǎn)制造技術(shù)復雜、良品率低、初期很難大規(guī)模量產(chǎn)；（在沒有采用3D晶體管結(jié)構(gòu)前）管芯密度低，對晶圓的利用不夠經(jīng)濟；真正實用時，還需要用戶層面的配合，即客戶廠商根據(jù)需求配合修改電路設(shè)計。
45nm以下必要的HKMG技術(shù)中Gate-first/Gate-last成型工藝各有優(yōu)劣，Intel追求未來的性能增長選擇Gate-last，其他廠商則選擇整體難度較小、眼下更容易實用的Gate-first，經(jīng)過幾年發(fā)展后，情況如何呢？
對于Gate-first，下面這段話引用自英特爾中國技術(shù)發(fā)言人洪力的評價：
28納米去年TSMC（臺積電）剛剛用到所謂后柵極工藝，英特爾從45納米開始用后柵工藝，那是4年以前的事。這個時候功耗就來的小，那個時候我們出來包括IBM那些所有的人出來說英特爾宣布做后柵工藝的時候，不可能達到經(jīng)濟利益上的量產(chǎn)，因為太難做了，英特爾做出來了。為什么后柵很重要，當處理器運算的頻率高的時候，你的功耗就會很大，這部分做起來很不容易。所以你會看到去年很長時間都講到產(chǎn)能不足的問題，現(xiàn)在TSMC有了，三星的28納米還是前柵工藝的。到22納米的時候我們其實已經(jīng)開始做三維晶體管，這是晶體管的一個創(chuàng)新，柵極起來了。那樣的分布方式使得它的性能和功耗、密度都會有一個更大的提高，你去看一看TSMC的3D的晶體管是2015年開始量產(chǎn)，可以看到中間差多遠，三年半的時間。此28納米和彼22納米不是一回事。還有一些廠商說還有14納米更小的，這跟做邏輯的不是一回事，所以英特爾領(lǐng)先是按代來衡量的，是一代還是兩代。
再看看Gate-last,這是臺積電研發(fā)部門高級副總裁蔣尚義從Gate-first陣營轉(zhuǎn)向Gate-last陣營時說的話：
和20年前一樣，我們現(xiàn)在又遇到了如何控制Vt（管子門限電壓）的難題。如今的Gate-first+HKMG工藝同樣存在很難控制管子Vt電壓的問題。盡管廠商可以在管子的上覆層（capping layer）上想辦法對這種缺陷進行補償，不過這種方案“極其復雜和困難程度相當高”Gate-last工藝當然也存在一些局限性。比如這種工藝制出的管子結(jié)構(gòu)很難實現(xiàn)平整化。不過如果設(shè)計方的Layout團隊能夠在電路設(shè)計方面做出一些改動，那么就可以克服這個問題，使Gate-last工藝制作出來的芯片的管芯密度與Gate-first工藝相近。在我們采用后柵極工藝的時候，有的客戶一開始抱怨連連，曾一度表示如果采用這種新工藝，那么產(chǎn)品的管芯密度很難與Gate-first保持一致，不過經(jīng)過我們多次面對面的商談討論，客戶們已經(jīng)完全接受了這種新的工藝。我相信目前仍堅守Gate-first陣營的廠商在22nm制程節(jié)點將被迫轉(zhuǎn)向采用Gate-last工藝。我不是在批評他們，只是認為他們最終會改變觀念的。除非他們能找到一種成本低，極具創(chuàng)意的方案來控制管子的門限電壓，否則他們必然要轉(zhuǎn)向Gate-last工藝。
這里不得不提的是，據(jù)蔣尚義介紹，20年前，半導體產(chǎn)業(yè)也同樣面臨類似的難題，當時的半導體廠商計劃在NMOS/PMOS管中統(tǒng)一采用N+摻雜的多晶硅材料來制作柵極，廠商們發(fā)現(xiàn)當在PMOS管中采用這種柵極材料之后，管子的性能表現(xiàn)并不好，管子的Vt電壓很難降低到理想的水平。為此，有部分廠商試圖往PMOS管的溝道中摻雜補償性的雜質(zhì)材料，以達到控制Vt的目的。不過此舉又帶來了很多副作用，比如加劇了短溝道效應對管子性能的影響能力。
為何45nm剛開始的時候，只有一家Intel知道使用后柵極，因為：偉大的企業(yè)，特質(zhì)都是相同的——目光長遠，極富預見性。
很多人知道28nm制程比40納米先進，耗電更低、發(fā)熱更少、集成的晶體管更多。更進一步，不少人還知道HKMG（high-k絕緣層+金屬柵極）是實現(xiàn)更先進制程的必備技術(shù)。但了解HKMG的兩種工藝——前柵極/后柵極的人就很少了吧。HKMG的這兩種工藝對芯片性能/功耗的影響，同樣十分巨大。
為了讓大家對芯片制造工藝好壞有一個全面認識，先普及下幾個重要的概念。
線寬
28nm和40nm指的是芯片上晶體管和晶體管之間導線連線的寬度。半導體業(yè)界習慣用線寬這個工藝尺寸來代表硅芯片生產(chǎn)工藝的水平。線寬越小，晶體管也越小，讓晶體管工作需要的電壓和電流就越低，晶體管開關(guān)的速度也就越快，這樣新工藝的晶體管就可以工作在更高的頻率下，隨之而來的就是芯片性能的提升。簡而言之就是，線寬越小，芯片更省電的同時，性能還會提高。
晶體管柵極
我們通過所說的芯片上的晶體管，是指金屬氧化物半導體場效應管（簡稱：金氧半場效晶體管，MOSFET），有柵極（gate）、漏極（drain）、源極（source）三個端。
其中縮小柵極面積讓晶體管尺寸變小，是工藝進化的關(guān)鍵。HKMG指的就是金屬柵極/高介電常數(shù)絕緣層（High-k）柵結(jié)構(gòu)，相對于傳統(tǒng)的poly/SiON多晶硅氮氧化硅，下面的圖表可以直觀地展示它們的不同。
阻礙傳統(tǒng)的poly/SiON柵極面積做小的原因，是下方的氧化物絕緣層（主要材料是二氧化硅，不過有些新的高級制程已經(jīng)可以使用如氮氧化硅silicon oxynitride, SiON做為氧化層之用）的厚度是不能無限縮小的。柵極氧化層隨著晶體管尺寸變小而越來越薄，目前主流的半導體制程中，甚至已經(jīng)做出厚度僅有1.2納米的柵極氧化層，大約等于5個原子疊在一起的厚度而已。在這種尺度下，所有的物理現(xiàn)象都在量子力學所規(guī)范的世界內(nèi)，例如電子的穿隧效應。因為穿隧效應，有些電子有機會越過氧化層所形成的位能障壁（potential barrier）而產(chǎn)生漏電流，這也是今日集成電路芯片功耗的來源之一。為了解決這個問題，有一些介電常數(shù)比二氧化硅更高的物質(zhì)被用在柵極氧化層中。
high-k工藝就是使用高介電常數(shù)的物質(zhì)替代SiO2作為柵介電層。intel采用的HfO2介電常數(shù)為25，相比SiO2的4高了6倍左右，所以同樣電壓同樣電場強度，介電層厚度可以大6倍，這樣就大大減小了柵泄漏。后來，intel在 45nm 啟用了 high-k ，其他企業(yè)則已在或?qū)⒃?nbsp;32nm/28nm 階段啟用 high-k 技術(shù)。high-k技術(shù)不僅能夠大幅減小柵極的漏電量，還能有效降低柵極電容。這樣晶體管的關(guān)鍵尺寸便能得到進一步的縮小，而管子的驅(qū)動能力也能得到有效的改善。
簡而言之，與poly/SiOn相比，使用HKMG柵極，晶體管能做的更小，漏電也更少。目前同制程下，HKMG比poly/SiON耗能低30-35%，所以理論上，32nm的HKMG耗能差不多等同于22.5-24nm的poly/SiON。
前柵極/后柵極
前面我們論證了HKMG相對于poly/SiON的優(yōu)勢，但很少人知道，即使同樣是HKMG柵極，如果采用不同的制造工藝——前柵極（gate-first）/后柵極（gate-last），芯片表現(xiàn)是不一樣的。
如上文提到，前柵極工藝制作HKMG，用來制作high-k絕緣層和制作金屬柵極的材料必須經(jīng)受漏源極退火工步的高溫，會導致晶體管Vt門限電壓上升，這樣會影響管子的性能。具體表現(xiàn)，就是當處理器運算的頻率高的時候，功耗就會很大。
所以，在高性能/低功耗方面，使用后柵極工藝HKMG柵極的芯片較好。