高速PCB設(shè)計中的問題

美國一家著名的影象探測系統(tǒng)制造商的電路板設(shè)計師們最近碰到一件奇特的事：一個7年前就已經(jīng)成功設(shè)計、制造并且上市的產(chǎn)品，一直以來都能夠非常穩(wěn)定可靠地工作，而最近從生產(chǎn)線上下線的產(chǎn)品卻出現(xiàn)了問題，產(chǎn)品不能正常運行。

這是一個20MHz的系統(tǒng)設(shè)計，似乎無需考慮高速設(shè)計方面的問題，沒有任何的設(shè)計修改，采用的元器件型號同原始設(shè)計的要求一致。

系統(tǒng)緣何失效？這讓設(shè)計工程師們覺得十分困惑：沒有任何的設(shè)計修改，生產(chǎn)制造基于原始設(shè)計中一致的電子元器件。唯一的區(qū)別是由于今天不斷進步的IC制造技術(shù)，所以新采購的電子元器件實現(xiàn)了小型化也更加快速。新的器件工藝技術(shù)使得新近生產(chǎn)的每一個芯片都成為高速器件，正是這些高速器件應用中的信號完整性問題導致了系統(tǒng)的失效。

隨著IC輸出開關(guān)速度的提高，信號的上升和下降時間迅速縮減，不論信號頻率如何，系統(tǒng)都將成為高速系統(tǒng)并且會出現(xiàn)各種各樣的信號完整性方面的問題。

高速PCB(印制電路板)方面的問題突出體現(xiàn)為以下的類型：1）時序問題總是第一位的，工作頻率的提高和信號上升/下降時間的縮短，首先會使設(shè)計系統(tǒng)的時序余量縮小甚至出現(xiàn)時序方面的問題。2)傳輸線效應導致的信號震蕩、過沖和下沖都會對設(shè)計系統(tǒng)的故障容限、噪聲容限以及單調(diào)性造成很大的威脅。3)信號沿時間下降到1ns以后，信號之間的串擾就成為很重要的一個問題。4)當信號沿的時間接近0.5ns時電源系統(tǒng)的穩(wěn)定性問題和電磁干擾(EMI)問題也變得十分關(guān)鍵。

高速PCB設(shè)計策略

目前高速PCB的設(shè)計在通信、計算機、圖形圖像處理等領(lǐng)域應用廣泛。而在這些領(lǐng)域工程師們用的高速PCB設(shè)計策略也不一樣。

在電信領(lǐng)域，設(shè)計非常復雜，在數(shù)據(jù)、語音和圖像的傳輸應用中傳輸速度已經(jīng)遠遠高于500Mbps，在通信領(lǐng)域人們追求的是更快地推出更高性能的產(chǎn)品，而成本并不是第一位的。他們會使用更多的板層、足夠的電源層和地層、在任何可能出現(xiàn)高速問題的信號線上都會使用分立元器件來實現(xiàn)匹配。他們有SI(信號完整性)和EMC(電磁兼容)專家來進行布線前的仿真和分析，每一個設(shè)計工程師都遵循企業(yè)內(nèi)部嚴格的設(shè)計規(guī)定。所以通信領(lǐng)域的設(shè)計工程師通常采用這種過度設(shè)計的高速PCB設(shè)計策略。

家用計算機領(lǐng)域的主板設(shè)計是另一個極端，成本和實效性高于一切，設(shè)計師們總是采用最快、最好、最高性能的CPU芯片、存儲器技術(shù)和圖形處理模塊來組成日益復雜的計算機。而家用計算機主板通常都是4層板，一些高速PCB設(shè)計技術(shù)很難應用到這一領(lǐng)域，所以家用計算機領(lǐng)域的工程師通常都采用過度研究的方法來設(shè)計高速PCB板，他們要充分研究設(shè)計的具體情況解決那些真正存在的高速電路問題。

而通常的高速PCB設(shè)計情況可能又不一樣。高速PCB中關(guān)鍵元器件(CPU、DSP、FPGA、行業(yè)專用芯片等)廠商會提供有關(guān)芯片的設(shè)計資料，這些設(shè)計資料通常以參考設(shè)計和設(shè)計指南的方式給出。然而這里存在兩個問題：首先器件廠商對于信號完整性的了解和應用也存在一個過程，而系統(tǒng)設(shè)計工程師總是希望在第一時間使用最新型的高性能芯片，這樣器件廠商給出的設(shè)計指南可能并不成熟。所以有的器件廠商不同時期會給出多個版本的設(shè)計指南。其次，器件廠商給出的設(shè)計約束條件通常都是非?？量痰?，對設(shè)計工程師來說要滿足所有的設(shè)計規(guī)則可能非常困難。而在缺乏仿真分析工具和對這些約束規(guī)則的背景不了解的情況下，滿足所有的約束條件就是唯一的高速PCB設(shè)計手段，這樣的設(shè)計策略通常稱之為過度約束。

有文章提到，一個背板設(shè)計采用表面貼裝的電阻來實現(xiàn)終端匹配。電路板上使用了200多個這樣的匹配電阻。試想如果要設(shè)計10個原型樣板通過改變這200個電阻確保最佳的終端匹配效果，這將是巨大的工作量。而在此設(shè)計中沒有任何一個電阻值的改變得益于SI軟件的分析結(jié)果，這的確令人吃驚。

所以需要在原有的設(shè)計流程中加入高速PCB的設(shè)計仿真和分析，使之成為完整的產(chǎn)品設(shè)計和開發(fā)中一個不可或缺的部分。

高速PCB設(shè)計方法

高速PCB的設(shè)計要求全員參與，設(shè)計仿真和分析要貫穿產(chǎn)品的設(shè)計過程：系統(tǒng)設(shè)計工程師在考慮系統(tǒng)的體系結(jié)構(gòu)、模塊劃分時要充分考慮信號的噪聲容限、時序余量、EMC以及電源等諸多高速PCB和系統(tǒng)方面的問題；電路設(shè)計工程師可以考察和優(yōu)化元器件選擇、拓撲結(jié)構(gòu)、匹配方案、匹配元器件的值，并最終開發(fā)出確保信號完整性的PCB布局布線規(guī)則；FPGA和ASIC設(shè)計工程師也必須將芯片同高速系統(tǒng)進行統(tǒng)一的考慮，它們不再獨立工作；PCB工程師依據(jù)設(shè)計規(guī)則完成PCB的布局和布線；SI工程師主要負責板級和系統(tǒng)級的分析和驗證，以及單板的EMC分析和地彈分析。甚至元器件采購部門也應將元器件模型的獲取提到議事日程上來。

目前有許多EDA工具支持高速PCB的設(shè)計和分析。

首先是布局布線后的分析和驗證，這是一個必不可少的過程，應該選擇高性能的“Sign-Off”仿真工具確保PCB的質(zhì)量。

其次是高速PCB的設(shè)計和前期的規(guī)劃探測工具，設(shè)計工程師應該主要集中在這一階段，借助這些工具來分析可行的高速解決方案并且以設(shè)計約束的方式傳遞給PCB設(shè)計工程師。未來的高速硬件設(shè)計中邏輯功能設(shè)計方面的開銷要越來越小，而開發(fā)設(shè)計規(guī)則等高速設(shè)計方面的開銷將達到80%甚至更高。

EMC的設(shè)計目前主要采用設(shè)計規(guī)則檢查的方式，很重要的一點就是企業(yè)必須逐步建立和日益完善適合企業(yè)特定領(lǐng)域產(chǎn)品的設(shè)計規(guī)范，形成一整套的EMC設(shè)計規(guī)則集，這些在國外的大公司非常普及，如三星和SONY。這些規(guī)則由人或者由EDA軟件來檢查核對。

選擇合適的傳輸線

描述和分析方法

元器件和傳輸線的建模以及傳輸線分析方法成為高速設(shè)計和分析工具最關(guān)鍵的因素。

元器件模型通常包括IBIS模型和SPICE模型，IBIS模型容易得到但是可能存在精確性甚至正確性方面的問題，而SPICE模型非常精確但是不容易得到。所以要區(qū)別對待，通常高速接插件和自己設(shè)計的ASIC芯片SPICE模型可能更有效，而器件廠商處通常僅提供IBIS模型，應有專門的SI工程師對獲得的模型進行驗證和確認，方可在企業(yè)內(nèi)部發(fā)布和使用。

關(guān)于傳輸線的分析，通常主要考慮信號沿傳輸線傳播時反射波信號對它的影響，一般有兩種方法：一種是使用傳統(tǒng)的電壓/電流比（U/I）模式來描述，另一種是用前向波/反向波（Forward/Reverse）模式來描述。無論采用哪一種方式，都能得到同樣的結(jié)論。但是，用何種表達式，將會影響最終結(jié)論的效果。

(a)電壓/電流比(U/I)模式表示的是沿傳輸線流過的電流，以及在各點上電壓的情況。

(b)前向波/反向波模式表示前向電磁波沿傳輸線傳播時在各點的強度，以及反向電磁波沿傳輸線傳播時在各點的強度。

當我們考慮傳輸線輸入阻抗時，U/I模式更為適合，從公式中，我們可以直接得到在傳輸線輸入端的電壓/電流比(即輸入阻抗)。當我們考慮快速信號沿在傳輸線上傳播的影響時，Forward/Reverse模式更合適一些，在第一時間，電磁波到達傳輸線終端之前，我們只計算前向波(不考慮反向波)，這樣可以簡化計算。無論使用哪種方法，都可以得到正確的結(jié)果。

高速PCB設(shè)計技術(shù)

以下介紹常用的高速PCB設(shè)計技術(shù)：

終端匹配技術(shù)(SCRATCHPAD)

終端匹配技術(shù)是最簡單而且有效的高速PCB設(shè)計技術(shù)，合理的使用終端匹配技術(shù)可以有效降低信號反射和信號振蕩，從而極大地提高信號的時序余量和噪聲余量，因而改善產(chǎn)品的故障容限。單端信號的終端匹配技術(shù)通常包括：驅(qū)動端串行連接的終端匹配技術(shù)，接收端并行連接的終端匹配技術(shù)、戴維南終端匹配技術(shù)、AC終端匹配技術(shù)、二極管終端匹配技術(shù)等。而更高性能的信號驅(qū)動技術(shù)的使用對于終端匹配技術(shù)也提出了更高的要求，比如LVDS(低電壓差分信號)器件就要求差分信號線在滿足單線阻抗匹配的情況下，還要滿足差分阻抗的匹配，這甚至比單線阻抗的匹配更重要。

終端匹配方式和元器件的值也要和電路芯片的驅(qū)動能力和功耗結(jié)合起來考慮。比如接受端下拉到地的匹配電阻的值就必須考慮IOH和VOH的值，也就是說必須考慮驅(qū)動器的負載的能力，而不能一味地考慮阻抗的匹配。再比如，當網(wǎng)絡上信號的占空比大于50%時，匹配電阻應該上拉到電源，而當網(wǎng)絡上的信號占空比小于或者等于50%時，匹配電阻應該下拉到地。

Innoveda公司的Scratchpad(如圖1)是一個高速電路互連設(shè)計規(guī)劃和設(shè)計空間探測工具。Scratchpad可以綜合考慮電路網(wǎng)絡的方方面面來評估不同的終端匹配技術(shù)，對于每一類型的終端匹配技術(shù)還可以對匹配元器件的值進行掃描分析，得到一組曲線，設(shè)計工程師可以從中挑選符合要求最合適的元器件值，同時Scratchpad 也對所有的匹配方案進行打分，設(shè)計工程師可以很省事地挑選最高分的匹配方案，而這通常也就是設(shè)計網(wǎng)絡最佳的匹配方案。

阻抗控制技術(shù)

所以阻抗控制技術(shù)在高速PCB設(shè)計中顯得尤其重要。阻抗控制技術(shù)包括兩個含義：①阻抗控制的PCB信號線是指沿高速PCB信號線各處阻抗連續(xù)，也就是說同一個網(wǎng)絡上阻抗是一個常數(shù)。②阻抗控制的PCB板是指PCB板上所有網(wǎng)絡的阻抗都控制在一定的范圍以內(nèi)如20~75Ω。

設(shè)計工程師需要用到傳輸線理論或者借助EDA工具來實現(xiàn)阻抗控制。而PCB加工廠商則要依靠先進的工藝和高性能的儀器和測試技術(shù)來保證阻抗控制技術(shù)的精確性。所以PCB廠商可能需要通過改變設(shè)計中的尺寸和間距來實現(xiàn)阻抗控制。

分析和測量是阻抗控制技術(shù)中很重要的一環(huán)，光板測試尤其重要而且精確。所以PCB設(shè)計工程師必須在設(shè)計中制定關(guān)鍵信號線的阻抗以及允許的誤差，并且密切協(xié)調(diào)PCB加工廠商的工作確保符合所有的設(shè)計規(guī)范。

阻抗控制的PCB信號技術(shù)有很多種：嵌入式微帶線、非對稱帶狀線、對稱帶狀線、邊緣耦合帶涂層的微帶線、邊緣耦合非對稱待轉(zhuǎn)線、垂射耦合的帶狀線等。

所以從電路和PCB設(shè)計工程師的角度來說，要根據(jù)系統(tǒng)設(shè)計要求嚴格計算阻抗控制信號線的幾何尺寸，并且將這些關(guān)鍵的阻抗控制信號線的阻抗和誤差的要求明確以文檔的方式遞交給PCB加工廠商，并且要求PCB加工廠商遞交實現(xiàn)和加工測試的詳細報告。對于設(shè)計工程師的特定要求，PCB加工廠商通常采取在PCB設(shè)計拼板的外圍加上測試卡棒條依據(jù)加工工藝運用先進的測試技術(shù)來調(diào)整關(guān)鍵信號線的幾何尺寸和間距。

設(shè)計空間探測技術(shù)

設(shè)計空間探測是應用廣泛的的高速設(shè)計和規(guī)劃技術(shù)。在設(shè)計的早期階段比如系統(tǒng)設(shè)計階段、原理圖設(shè)計階段或者是PCB布線前階段可以使用EDA工具來考察關(guān)鍵網(wǎng)絡的匹配方式、匹配元器件值、拓撲結(jié)構(gòu)、布線長度、材料、板層結(jié)構(gòu)等對信號完整性的影響。并且通過多參數(shù)的掃描分析，可以得到符合高速設(shè)計信號規(guī)范的設(shè)計空間。

關(guān)注高速PCB的芯片設(shè)計技術(shù)

在芯片設(shè)計中同樣需要關(guān)注高速PCB的設(shè)計和分析。

高性能的FPGA芯片需要考慮以下與高速PCB有關(guān)的因素：①恰當?shù)剡\用引腳的可重定位特性，限制高速PCB傳輸線的長度，從而達到控制延時和改善信號質(zhì)量的目的。②編程引腳的驅(qū)動能力，確保驅(qū)動能力不要太強。③編程引腳的信號變化速率，在滿足時序等方面確保信號沿的跳變不要太快。④編程引腳的工藝技術(shù)，如LVTTL、LVCMOS、LVDS、GTL、GTL+等，這樣可以減少高速PCB板上元器件的使用。

ASIC芯片的設(shè)計同樣也要關(guān)注高速PCB設(shè)計方面的情況，突出體現(xiàn)為根據(jù)高速PCB板的要求來選擇ASIC芯片的I/O緩沖器以及芯片的封裝工藝和技術(shù)，SI工程師根據(jù)ASIC加工廠商提供的I/O緩沖器模型以及封裝廠商提供的封裝模型，將ASIC芯片放在高速PCB中進行仿真分析，從中選擇符合ASIC功能要求、高速PCB性能要求、成本和成品率等綜合因素的解決方案。

板級、系統(tǒng)級EMC設(shè)計技術(shù)

目前可行的EMC設(shè)計技術(shù)包括EMC專家系統(tǒng)和EMC設(shè)計規(guī)則。企業(yè)內(nèi)部建立一整套可行的EMC設(shè)計規(guī)則，這些規(guī)則可能是以文檔檢查列表的方式給出，再由工程師去仔細檢查設(shè)計的電路圖，或者PCB版圖確保沒有任何的規(guī)則違反。也有可能將這些設(shè)計規(guī)則編程到EMC專家系統(tǒng)中，由EDA工具來自動檢查。

以下是幾個這樣的設(shè)計規(guī)則實例：

關(guān)于平面層尺寸的規(guī)則 電源層四周應該比地層縮進20倍兩個平面層之間距離的尺寸，確保設(shè)計系統(tǒng)更好的EMC性能。

關(guān)于平面分割的規(guī)則 地平面不要分割，高速信號線如果要跨電源平面分割，應該緊靠信號線放置幾個低阻抗的橋接電容。

關(guān)于匹配元器件位置的規(guī)則 源端匹配器件應該盡量靠近驅(qū)動器。末端匹配器件應該盡量接收端。如果網(wǎng)絡不是簡單的菊花鏈，那么匹配元器件的位置和匹配值應該由SI工具分析確定。

建立企業(yè)內(nèi)部的SI部門

信號完整性部門的設(shè)立可大可小，依具體情況而定。最小的規(guī)?？赡苁窃O(shè)計小組中的一個工程師來運作信號完整性設(shè)計和分析。也有的大公司SI部門的工程師可能多達100人。通常認為SI部門應該具備三種職能：①SI部門應該有專門的SI軟件高手，負責SI工具的日常維護、SI工具與設(shè)計方法和設(shè)計流程的集成以及培訓新人。這些SI軟件高手必須熟悉設(shè)計和布局布線過程使用的所有工具，并且是企業(yè)內(nèi)部使用的SI分析和設(shè)計工具的專家。②SI部門應該有專人來支持仿真分析過程中使用的庫文件，包括同器件廠商的溝通、從別的渠道收集、整理、驗證、歸檔和發(fā)布元器件仿真庫。③SI部門還應該有專門的高速PCB設(shè)計專家。一旦設(shè)計工程師遇到SI的問題，這些專家就應該立即幫助他們找到可行的解決方案。這些設(shè)計專家最好有模擬電路、RF電路、微波電路和電磁場方面的背景。

總之，高速PCB的設(shè)計是今天系統(tǒng)設(shè)計領(lǐng)域面臨的嚴肅挑戰(zhàn)，無論是設(shè)計方法、設(shè)計工具、還是設(shè)計隊伍的構(gòu)成以及工程師的設(shè)計思路，都需要積極認真地去應對?！?/font>