摘   要：本文介紹了高速ADC AD9430的功能，詳細(xì)說明了使用高速FPGA來控制AD9430構(gòu)成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法，并給出了具體實(shí)現(xiàn)的系統(tǒng)框圖和測(cè)試結(jié)果。
關(guān)鍵詞：數(shù)據(jù)采集；FPGA；AD9430

引言
結(jié)合實(shí)際任務(wù)的要求，本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng)，主要用于采集雷達(dá)回波。在這個(gè)系統(tǒng)中，選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲(chǔ)，同時(shí)通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由于系統(tǒng)中的信號(hào)采集與數(shù)據(jù)傳輸獨(dú)立于微機(jī)的CPU，從而大大地提高了數(shù)據(jù)采集與傳輸?shù)乃俣取?/p>

AD9430的主要特性
AD9430是ADI公司推出的一款12位高速、低功耗ADC。它采用3.3V單一電源供電，其最高轉(zhuǎn)換速率能夠達(dá)到210MSPS，而且在較寬的頻帶范圍內(nèi)仍然具有較好的動(dòng)態(tài)特性。AD9430片內(nèi)自帶的采樣保持器、參考電壓源和數(shù)據(jù)時(shí)鐘輸出信號(hào)則為系統(tǒng)設(shè)計(jì)提供了更加簡(jiǎn)捷的解決方案。
AD9430有兩種數(shù)據(jù)輸出接口模式，即雙端口3.3V CMOS輸出和LVDS輸出。AD9430正常工作后，每個(gè)時(shí)鐘周期進(jìn)行一次A/D轉(zhuǎn)換，在時(shí)鐘信號(hào)的上升沿對(duì)輸入模擬信號(hào)進(jìn)行采樣，通過內(nèi)部緩沖、采樣保持器和編碼之后，轉(zhuǎn)換結(jié)果被鎖存到輸出寄存器，而且AD9430的輸出數(shù)據(jù)存在固定的流水延遲。

采集系統(tǒng)的構(gòu)成及工作原理
系統(tǒng)的結(jié)構(gòu)如圖1所示。
所有系統(tǒng)時(shí)序和控制邏輯統(tǒng)一由FPGA產(chǎn)生，同時(shí)FPGA還完成采集數(shù)據(jù)的打包，形成一定的數(shù)據(jù)幀格式。另外，和微機(jī)的接口通過ISA總線相連，F(xiàn)PDP接口則用于高速數(shù)據(jù)的硬盤存儲(chǔ)。
系統(tǒng)上電后AD9430一直工作，當(dāng)系統(tǒng)檢測(cè)到同步脈沖后開始啟動(dòng)內(nèi)部延遲計(jì)數(shù)，采樣點(diǎn)數(shù)和延遲時(shí)間可以通過上位機(jī)程序設(shè)定。當(dāng)延遲計(jì)數(shù)減至零后開始存儲(chǔ)采集數(shù)據(jù)，在存儲(chǔ)數(shù)據(jù)的同時(shí)，F(xiàn)PDP總線將存儲(chǔ)在FIFO內(nèi)部的數(shù)據(jù)發(fā)送給數(shù)據(jù)存儲(chǔ)卡。在系統(tǒng)檢測(cè)到下一個(gè)同步脈沖后進(jìn)行下一次數(shù)據(jù)采集過程。

高速數(shù)據(jù)采集系統(tǒng)的實(shí)現(xiàn)
A/D轉(zhuǎn)換電路的設(shè)計(jì)
通過表1可以將AD9430的幾個(gè)控制信號(hào)引腳配置為指定的工作模式，本系統(tǒng)按照表1中說明的電平值進(jìn)行配置。
另外，模擬前端采用變壓器(ADT1-1WT)耦合，通過變壓器將單端輸入中頻信號(hào)轉(zhuǎn)換為差分信號(hào)后送給ADC的差分輸入端。數(shù)據(jù)同步輸入信號(hào)通過上電復(fù)位信號(hào)來實(shí)現(xiàn)，它可以用來控制AD9430的開/關(guān)。
采樣時(shí)鐘包括內(nèi)、外時(shí)鐘兩種模式，內(nèi)時(shí)鐘由板上具有高穩(wěn)定度的溫補(bǔ)晶振提供，板上晶振輸出信號(hào)為140MHz的正弦波。由于內(nèi)、外時(shí)鐘都是單端輸入，因此需要進(jìn)行T/E變換之后才能作為AD9430的采樣時(shí)鐘，而T/E變換則可以通過Synergy公司的SY100EL15L芯片來實(shí)現(xiàn)。
數(shù)據(jù)緩存電路
AD9430在CMOS工作模式下，時(shí)鐘信號(hào)二分頻后由DCO+和DCO-兩端口輸出，該數(shù)據(jù)時(shí)鐘輸出信號(hào)可以直接作為數(shù)據(jù)鎖存時(shí)鐘，而且時(shí)鐘失真很低。由于AD9430數(shù)據(jù)轉(zhuǎn)換輸出的速度非?？欤虼?，在各輸出端口還應(yīng)另加鎖存電路，以確保FIFO所接收數(shù)據(jù)的正確性。
本設(shè)計(jì)中FIFO選用IDT72V36110，它是IDT公司推出的低功耗、大容量的同步FIFO，其存取時(shí)間為7.5ns，容量為128K