Cadence宣布基于65納米通用功率格式（CPF）面向Common Platform技術的參考流程即日上市。該參考流程是Cadence與Common Platform聯(lián)盟之間長期合作的最新成果，該聯(lián)盟的成員企業(yè)包括IBM、特許半導體制造和三星。

Cadence與Common Platform技術合作伙伴緊密合作，開發(fā)65納米流程。它基于Cadence數(shù)字IC設計平臺，包含Encounter Timing System和CPF，可加快低功耗系統(tǒng)級芯片（SoC）設計的上市時間。

這種RTL-to-GDSII 參考流程建立于Cadence Encounter數(shù)字IC設計平臺，能夠實現(xiàn)更高的生產力，并提高芯片質量（QoS）。該流程強調臨界低功耗設計挑戰(zhàn)，從芯片打樣到功率、時序和面積優(yōu)化，面向無線、有線和消費應用設備。

該流程為Encounter平臺以及Cadence Logic Design Team Solution加入了多種創(chuàng)新技術，包括配備全局合成技術的Cadence Encounter RTL Complier、Cadence SoC Encounter RT  
L-to-GDSII系統(tǒng)、Cadence Encounter Test和Cadence Encounter Conformal® Low-Power。其它Cadence組件包括VoltageStorm®功率分析，以及Encounter時序系統(tǒng)，使用有效的電流源模型（ECSM）讓設計師縮短低功耗消費應用設備的量產時間。ARM® Metro™ 低功耗產品作為Artisan®實體IP系列的一部分，也被應用到流程開發(fā)中。

供貨情況 

本套面向成品率的65納米低功耗設計參考流程即日推出，可通過發(fā)送郵件至common_platform_65LP@cadence.com索取。 本參考流程工具包包含了一份參考設計、文件和腳本用于運行該參考流程

在線研討會 

2007年6月13日星期三太平洋標準時間下午4點，Cadence、Chartered、IBM和三星將會舉辦一場免費的在線研討會，主題是在本參考流程中使用的高級低功耗設計技術。有關此次會議登記的詳情，請訪問：http://www.cadence.com/webinars/cdn_65nm_lowpower/index.aspx.