1 引言

　　數(shù)字頻率計是通信設(shè)備、音、視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。采用Verilog HDL編程設(shè)計實現(xiàn)的數(shù)字頻率計，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)。整個系統(tǒng)非常精簡，且具有靈活的現(xiàn)場可更改性。

　　相比傳統(tǒng)的電路系統(tǒng)設(shè)計方法，EDA技術(shù)采用VHDL語言描述電路系統(tǒng)，包括電路的結(jié)構(gòu)、行為方式、邏輯功能及接口。Verilog HDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下的設(shè)計特點。設(shè)計者可不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用Ver-ilog HDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的FPGA器件中去，從而實現(xiàn)FPGA的設(shè)計。

　　2 測量原理及總體結(jié)構(gòu)框圖

　　頻率測量方法有2種。一種是測頻法，在一定時間間隔TM內(nèi)測出待測信號重復(fù)變化次數(shù)N，則被測信號的頻率為fx=N/TM。另一種方法是測周法，在被測信號的一個周期內(nèi)測出標準高頻信號fs的個數(shù)N，則被測頻率為fx=fs/N。可見測頻法對高頻信號有較高的測量精度，而測周法對低頻信號的測量精度較高。本頻率測量系統(tǒng)采用測頻法和測周法相結(jié)合的方法，使兩者的測量帶寬得到了互補，而且采用了延時為納秒級的FPCA來實現(xiàn)，從而極大地提高了系統(tǒng)工作帶寬和系統(tǒng)測量精度。此外，具有自動測頻和測周轉(zhuǎn)換量程功能，每個數(shù)量級為一個量程，每個量程保留3位有效數(shù)字，用“xxxEx"表示“x.xx