為了得到安全的再同步視窗，設(shè)計(jì)人員需要計(jì)算加上上面所列的所有延遲(稱(chēng)之為往返延遲)系統(tǒng)的最小和最大延遲(見(jiàn)圖3)。用下面的方程式可得到再同步視窗：

　　再同步視窗=最小往返延遲+1個(gè)時(shí)鐘周期—最大往返延遲—再同步寄存器的最大微建立和/保持時(shí)間

　　若再同步視窗落在系統(tǒng)時(shí)鐘沿的外面，設(shè)計(jì)人員需要用另外的相移PLL輸出時(shí)鐘，這沿將會(huì)在此視窗內(nèi)。計(jì)算往返延遲和評(píng)估再同步時(shí)鐘的時(shí)鐘相位易于出錯(cuò)并且耗時(shí)。

　　很多時(shí)間，設(shè)計(jì)人員用不斷試驗(yàn)來(lái)找出再同步時(shí)鐘相位。某些FPGA供應(yīng)商提供設(shè)計(jì)幫助，可以減少或消除不斷試驗(yàn)的過(guò)程。例如，Altera的再存儲(chǔ)器一控制器IP核具有往返延遲計(jì)算器，這可使設(shè)計(jì)人員計(jì)算他們專(zhuān)用系統(tǒng)的再同步視窗。設(shè)計(jì)人員可以輸入跡線(xiàn)延遲和其他專(zhuān)門(mén)適于他們系統(tǒng)的其他延遲元件。往返延遲計(jì)算器將判斷系統(tǒng)時(shí)鐘和DQS域之間的編移。若需要來(lái)自PLL的相移輸出，它也可以確定正確捕獲數(shù)據(jù)所需的相移量。

　　再同步的另一技術(shù)是用反饋時(shí)鐘，另外的Read PLL示于圖4。來(lái)自存儲(chǔ)器的反饋時(shí)鐘FB-CLK的板跡線(xiàn)應(yīng)該與DQ和DQS信號(hào)的板跡線(xiàn)長(zhǎng)度相同。FB-CLK連接到DRAM CLK引腳并返回到FPGA。Read PLL相移輸入時(shí)鐘FB-CLK，所以，它能從DQS域到系統(tǒng)時(shí)鐘域正確地捕獲讀數(shù)據(jù)。相移量是來(lái)自DRAM的±TDQSCK，DQS、CLK和FB-CLK跡線(xiàn)之間的任意板跡線(xiàn)偏移和IOE寄存器和再同步寄存器之間的延遲之和。