2008年3月25日，北京 ——全球可編程解決方案領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)今天宣布推出其ISE® Design Suite10.1版。這一統(tǒng)一的整體解決方案為FPGA邏輯、嵌入式和DSP設(shè)計(jì)人員提供了賽靈思的整個(gè)設(shè)計(jì)工具產(chǎn)品線，其中的設(shè)計(jì)工具具有完全的互操作能力。ISE Design Suite 10.1版以平均運(yùn)行速度快兩倍的特性極大地加快了設(shè)計(jì)實(shí)施速度。因此設(shè)計(jì)人員可以在一天時(shí)間里完成多次反復(fù)設(shè)計(jì)。今天的發(fā)布另外一個(gè)重要意義就是新版本采用了SmartXplorer 技術(shù), 這一技術(shù)專門為解決設(shè)計(jì)人員所面臨的時(shí)序收斂和生產(chǎn)力這兩大艱巨挑戰(zhàn)而開發(fā)。SmartXplorer技術(shù)支持在多臺(tái)Linux主機(jī)上進(jìn)行分布式處理，可在一天時(shí)間里完成更多次實(shí)施過程。通過利用分布式處理和多種實(shí)施策略，性能可以提升多達(dá)38%。SmartXplorer技術(shù)同時(shí)還為用戶利用獨(dú)立的時(shí)序報(bào)告監(jiān)控每個(gè)運(yùn)行實(shí)例提供相應(yīng)的工具.  
 
　　“ISE Design Suite 10.1對(duì)我們的設(shè)計(jì)團(tuán)隊(duì)來說非常重要，運(yùn)行時(shí)間改善了多達(dá)80%。更快的運(yùn)行速度巨大地節(jié)約了開發(fā)時(shí)間，因而也加快了我們的產(chǎn)品上市速度。”富士公司光學(xué)系統(tǒng)部高級(jí)工程師Yasuhiro Ooba說。富士公司光學(xué)系統(tǒng)部是為全球市場(chǎng)提供信息技術(shù)和通信解決方案的領(lǐng)先供應(yīng)商。

　　“SmartXplorer為我們的FPGA設(shè)計(jì)流程提供了強(qiáng)大的助力。沒有SmartXplorer技術(shù)的時(shí)候，我們必須手工登錄到多臺(tái)服務(wù)器并管理每個(gè)PAR任務(wù)。”數(shù)據(jù)中心I/O可視化領(lǐng)域的技術(shù)領(lǐng)導(dǎo)廠商 Xsigo Systems公司的邏輯設(shè)計(jì)人員Honda Yang說，“我為所看到的不同策略實(shí)現(xiàn)的結(jié)果而驚訝“利用SmartXplorer， 我們?cè)谛阅苌霞涌炝?0%。”

　　PlanAhead Lite和基于策略的實(shí)施方法實(shí)現(xiàn)終極生產(chǎn)力

　　ISE® Foundation™中PlanAhead Lite工具的應(yīng)用，為用戶提供了屢獲殊榮的PlanAhead設(shè)計(jì)和分析工具所擁有的強(qiáng)大布局規(guī)劃和分析功能的一個(gè)子集。免費(fèi)提供的PlanAhead Lite采用了革命性的PinAhead技術(shù)。這一直觀的解決方案旨在簡(jiǎn)化管理目標(biāo)FPGA和PCB之間接口的復(fù)雜性。PinAhead技術(shù)支持在設(shè)計(jì)較早階段智能實(shí)現(xiàn)引腳定義，從而避免了通常在設(shè)計(jì)后期發(fā)生的與引腳布局相關(guān)的修改。這種修改過去通常必須通過交互式引腳布局才能完成設(shè)計(jì)規(guī)模檢查。在PinAhead工具中，引腳分配完成后，還可以使用逗號(hào)分割值（CSV）文件或通過VHDL或Verilog頭文件輸出I/O端口信息。

　　ISE Design Suite10.1的推出還進(jìn)一步簡(jiǎn)化了確定最優(yōu)實(shí)現(xiàn)設(shè)置的過程。現(xiàn)在設(shè)計(jì)人員還可規(guī)定和設(shè)置自己獨(dú)特的設(shè)計(jì)目標(biāo)，可以是性能最大、優(yōu)化器件利用、降低動(dòng)態(tài)功耗、或者是實(shí)施時(shí)間最短。利用這一資源面積優(yōu)化策略，邏輯資源利用情況平均可節(jié)約10%。
廣泛聯(lián)合提供更好的驗(yàn)證能力

　　ISE Design Suite 10.1還同時(shí)受益于賽靈思公司與業(yè)界領(lǐng)先的EDA供應(yīng)商之一Mentor Graphics公司的聯(lián)合協(xié)作。通過使用IEEE IP加密模型，ISE Design Suite 10.1的運(yùn)行速度最快可達(dá)原來的兩倍。新的性能優(yōu)化BRAM, DSP和 FIFO仿真模型進(jìn)一步將RTL仿真運(yùn)行時(shí)間縮短了一倍。
第二代XPower提供更強(qiáng)的功率分析和優(yōu)化功能

　　業(yè)界研究表明，滿足功率預(yù)算是FPGA設(shè)計(jì)人員面臨的一項(xiàng)越來越大的挑戰(zhàn)，特別是工藝幾何尺寸的不斷縮小進(jìn)一步加劇了這一問題。ISE Design Suite 10.1為用戶提供了在設(shè)計(jì)過程中盡早分析功率要求的功能，同時(shí)還可以在設(shè)計(jì)過程中優(yōu)化動(dòng)態(tài)功率。
第二代XPower功率分析工具提供了改善的用戶接口，按照模塊、結(jié)構(gòu)層次、電源軌和使用的資源分析功率更為容易，因此進(jìn)一步增強(qiáng)了功率估算功能。信息可以文本和HTML報(bào)告格式給出。與其它邏輯供應(yīng)商提供的靜態(tài)估算網(wǎng)頁相比，這是一項(xiàng)巨大進(jìn)步，同時(shí)在提供準(zhǔn)確的功耗信息方面是一個(gè)飛躍。

　　ISE Design Suite 10.1提供了便捷全面的功率優(yōu)化功能。利用集成的“功率優(yōu)化設(shè)計(jì)目標(biāo)”功能，用戶可以簡(jiǎn)單地一步完成功率優(yōu)化流程。通過映射和布局布線算法的改進(jìn)，對(duì)于采用65nm Virtex®-5器件和Spartan™-3 Generation FPGA的設(shè)計(jì)動(dòng)態(tài)功率平均可降低10%和12%。
嵌入式設(shè)計(jì)和DSP設(shè)計(jì)工具集成

　　為幫助用戶更快速地實(shí)現(xiàn)優(yōu)化嵌入式和DSP設(shè)計(jì)，ISE Design Suite 10.1 還對(duì)賽靈思嵌入式和DSP工具進(jìn)行了進(jìn)一步的易用性改進(jìn)。例如統(tǒng)一的互操作性保證了用戶可以在ISE Design Suite 10.1 容易地增添System Generator模塊。EDK 和 System Generator for DSP技術(shù)之間不同工具的集成得到進(jìn)一步增強(qiáng)，從而能夠?yàn)橥瑫r(shí)涉及嵌入式和信號(hào)處理的更復(fù)雜FPGA SoC設(shè)計(jì)提供支持。
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