減小ESD引起的停機(jī)時(shí)間
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ESD（靜電放電）是導(dǎo)致電子器件失 效的主要原因，它可以在任何階段——從制造到測(cè)試、組裝、生產(chǎn)、現(xiàn)場(chǎng)運(yùn)行以及現(xiàn)場(chǎng) PC 裝配等——影響電子器件的功能。專家估計(jì)，1994 年全世界電子行業(yè)因 ESD 造成的損失超過 900 億美元（參考文獻(xiàn) 1）。ESD 的發(fā)生原因是電荷在某一表面的累積，如摩擦生電。但是，由于電子產(chǎn)品的快速小型化，導(dǎo)致器件的幾何尺寸縮小，其中包括層厚度，因此這些高密度器件就很容易受到很小 ESD 造成的損壞。
造成ESD的人為原因包括人造地毯、人造地板、羊毛服裝、尼龍服裝、塑料家具、塑料扇葉的風(fēng)扇、普通塑料容器、帶塑料吸嘴的去焊器、不導(dǎo)電的鞋、人造地板墊、玻璃纖維容器、普通塑料袋以及類似的材料。使用塑料零件的機(jī)器也可以成為靜電的來(lái)源，因?yàn)樗芰喜考g的相互摩擦?xí)e累電荷。設(shè)備產(chǎn)生的高強(qiáng)度電磁場(chǎng)也會(huì)在鄰近元件中感應(yīng)產(chǎn)生靜電荷。
靜電是一種看不見的破壞力，會(huì)對(duì)電子元器件產(chǎn)生影響。ESD 未必總造成元器件的完全失效；它會(huì)造成一般測(cè)試無(wú)法檢測(cè)到的元器件潛在缺陷。這種“脆弱”的元器件在系統(tǒng)工作期間，在惡劣環(huán)境條件下，更可能在現(xiàn)場(chǎng)發(fā)生失效。在制造、儲(chǔ)存、運(yùn)輸、包裝、組裝、測(cè)試階段采取一些簡(jiǎn)單的預(yù)防措施，再適當(dāng)?shù)卦O(shè)計(jì)電路，就可以減少由 ESD 造成的損壞影響。對(duì)于半導(dǎo)體器件來(lái)說，如果有一個(gè)強(qiáng)電場(chǎng)施加在器件結(jié)構(gòu)中的氧化物薄膜上，則該氧化物薄膜就會(huì)因介質(zhì)擊穿而損壞。很細(xì)的金屬化跡線會(huì)由于大電流而損壞，并會(huì)由于浪涌電流造成的過熱而形成開路。PN 結(jié)的失效可能是由于“電流擁塞”效應(yīng)而引起的，這種效應(yīng)在大電流通過 PN 結(jié)造成大電流密度時(shí)發(fā)生。ESD 造成的潛在缺陷可能使器件在以后更容易損壞，并且可能使器件時(shí)好時(shí)壞。
ESD 與閂鎖效應(yīng)
ESD 和相關(guān)的電壓瞬變都會(huì)引起閂鎖效應(yīng)（latch-up），這是半導(dǎo)體器件的主要失效之一。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。CMOS 器件之所以因閂鎖效應(yīng)而特別容易損壞，乃是因?yàn)殡姼袝?huì)在器件的寄生電容中累積。另外，氧化物材料中任何原子一級(jí)的缺陷都會(huì)降低氧化物層的介電強(qiáng)度，使器件很容易因靜電電壓而失效（見本文網(wǎng)頁(yè)版的附文《ESD 閂鎖效應(yīng)的模型》）。
電子系統(tǒng)中常見的 ESD 問題是通信接口器件，如 RS-232 驅(qū)動(dòng)器和接收器的失效。這些器件在 ESD 脈沖通過人們頻繁插拔的電纜互聯(lián)傳播時(shí)，在電纜接觸到未端接連接器的帶電表面時(shí)，就會(huì)損壞。當(dāng)這些 ESD 脈沖的頻率超過 1 GHz 時(shí)，PC 電路板的印制線和小段電纜就會(huì)像天線一樣，接收這些干擾信號(hào)。
圖 1 示出了最近對(duì)一種頻繁失效的 CMOS 數(shù)據(jù)收發(fā)器 IC 進(jìn)行的 ESD 閂鎖效應(yīng)調(diào)查的結(jié)果：在某些情況下，IC 封裝帶電，并燒毀了下面的電路板。為了確定故障的原因，用一臺(tái)記錄儀器監(jiān)視電源和 RS-232 收發(fā)器的輸入端。記錄的波形顯示出在收發(fā)器器件的輸入端和電源腳有短時(shí)的電壓瞬變。當(dāng)這些瞬變電壓迫使寄生 PNPN 結(jié)構(gòu)導(dǎo)通時(shí)，就發(fā)生閂鎖效應(yīng)。一旦寄生的 SCR 導(dǎo)通，SCR就是電源通過器件到地的一條低阻通路。在這樣的條件下，通路中的電流很大，從而導(dǎo)致器件中因熱過載而熱耗散異常。過度的熱過載會(huì)使塑封外殼升溫并開裂。
從設(shè)計(jì)開始控制 ESD
防止由ESD 引起的失效的第一步是電路設(shè)計(jì)。要從ESD出發(fā)，選用適合于應(yīng)用需求的器件。對(duì)采用不易受 ESD 損壞的元器件的電路進(jìn)行恰當(dāng)?shù)脑O(shè)計(jì)，就可減少電路板和系統(tǒng)現(xiàn)場(chǎng)失效的發(fā)生率。例如，決不因其速度較快而選用某個(gè)器件，而要按所需的工作速度來(lái)挑選合適的器件。高速邏輯轉(zhuǎn)換會(huì)產(chǎn)生高頻電磁場(chǎng)，干擾電路板上的其它器件。高速器件使用不當(dāng)，會(huì)因開關(guān)引起的有害輻射而添麻煩。
在實(shí)驗(yàn)室中按規(guī)格測(cè)試和驗(yàn)證合格的設(shè)備在實(shí)際現(xiàn)場(chǎng)條件下可能會(huì)出現(xiàn)問題。只有預(yù)計(jì)到現(xiàn)場(chǎng)可能出現(xiàn)的問題，才能按照在各種工作環(huán)境中正常工作這一要求來(lái)進(jìn)行電路設(shè)計(jì)。這種情況對(duì)處理 ESD 問題特別適用，因?yàn)檫@樣的問題可能會(huì)因現(xiàn)場(chǎng)搬運(yùn)PC組件時(shí)不遵守注意事項(xiàng)而發(fā)生。為了解決ESD問題，在產(chǎn)品設(shè)計(jì)時(shí)采取預(yù)防 ESD 損壞的措施是必要的。即使某個(gè)器件具有內(nèi)置的保護(hù)網(wǎng)絡(luò)來(lái)防止 ESD 損壞，也應(yīng)在為受損壞的應(yīng)用場(chǎng)合采用外部元器件進(jìn)行更高級(jí)別的防護(hù)。
一種眾所周知的 ESD 能量抑制技術(shù)是在電路的關(guān)鍵部位使用瞬變抑制二極管。這樣的器件基本上是快速響應(yīng)的電壓箝位器件。當(dāng) ESD 或其它因素產(chǎn)生一個(gè)過壓瞬變脈沖時(shí)，瞬變抑制器就按照其額定值將電壓箝位于一個(gè)安全電壓值，以保護(hù)瞬變抑制器后面連接的器件。應(yīng)根據(jù)器件能承受的預(yù)計(jì)瞬時(shí)功耗，仔細(xì)地選擇瞬變抑制器的功率承受大小。
一種可在電路輸入級(jí)使用的簡(jiǎn)單的ESD 瞬變抑制技術(shù)，就是將一個(gè)磁珠串在輸入引線上，并在輸入引線和地之間接一只容量很小的電容器。圖 2 示出了磁珠的等效電路。輸入端的 LC 電路起濾波器的作用，將 ESD 瞬變的能量分流入地。當(dāng)使用瞬變抑制二極管保護(hù)任何輸入端或輸出端時(shí)，要使瞬變抑制器盡量靠近這些端子。很長(zhǎng)的導(dǎo)線和電路板印制線都有寄生電感，當(dāng) ESD 瞬變脈沖進(jìn)入電路時(shí)，寄生電感就會(huì)產(chǎn)生電壓過沖與振鈴問題。
你可使用 CMOS 布局技術(shù)來(lái)防止閂鎖效應(yīng)，因?yàn)镃MOS布局技術(shù)可監(jiān)控 ESD 瞬變會(huì)進(jìn)入器件的各部位：器件的電源引腳、輸入引腳和輸出引腳。你應(yīng)降低晶體管（PNP 和 NPN）的增益，并提高閂鎖效應(yīng)的閾值，方法是加大器件結(jié)構(gòu)中 P 溝道 Tub 與 P 溝道漏極之間的間隔。在電源和 p-tub 上連接 p+ 和 n+ 保護(hù)環(huán)也可以降低晶體管增益，提高閂鎖效應(yīng)的閾值（圖 3）。防止閂鎖效應(yīng)的其他工藝技術(shù)有：提高阱深度以減少寄生晶體管的增益；采用絕緣襯底（如藍(lán)寶石硅）以降低 tub 和襯底中的電流，；在每個(gè)阱下面采用埋層或外延層（圖 4）。
評(píng)論