FPGA工藝尺寸的進步和更加靈活的設(shè)計配置、以及基于FPGA的系統(tǒng)取得的進步已經(jīng)使FPGA制造商充滿信心地進入了以前由微處理器和ASIC供應商壟斷的市場。最近，Xilinx的VirtexTM和Altera的Stratix產(chǎn)品系列分別推出了新器件，進一步縮小了性能差距，再次提高了性能標準。盡管這些器件的通用和可配置性吸引了系統(tǒng)設(shè)計師，但是控制這些器件內(nèi)部工作方式的設(shè)計規(guī)則及其外部接口協(xié)議的復雜性導致需要廣泛的培訓、基準設(shè)計評估、設(shè)計仿真和驗證。因此，F(xiàn)PGA供應商提供了詳盡的硬件和固件支持，旨在幫助系統(tǒng)設(shè)計師應對數(shù)字領(lǐng)域中的全新挑戰(zhàn)。然而，模擬領(lǐng)域(特別是用于內(nèi)核、I/O、存儲器、時鐘及其它電源軌的DC/DC轉(zhuǎn)換器)中難解的復雜性則需要新型解決方案。現(xiàn)在，是DC/DC制造商提高自己產(chǎn)品性能標準的時候了。
 
圖 1  像線性穩(wěn)壓器一樣簡單：一個 DC/DC 微型模塊穩(wěn)壓器就是一個密封的表面貼裝解決方案，具有電感器、MOSFET、DC/DC 穩(wěn)壓器和補償電路

管理多個電壓軌

較舊的FPGA需要兩個或3個電源軌。現(xiàn)在，有些高端多核器件需要多達7個軌，兼有3.3V舊的電源軌和新近出現(xiàn)并從2.8V直至1.0V或更低的較低電壓軌。此外，還兼有為存儲器、網(wǎng)絡(luò)處理器、圖形處理器、數(shù)摸或模數(shù)轉(zhuǎn)換器以及運算放大器和射頻集成電路等非FPGA器件提供的其它電壓軌。

確保具有多個電壓軌的系統(tǒng)“清楚”啟動、電壓軌相互之間沒有任何沖突是具有排序和跟蹤功能的DC/DC穩(wěn)壓器的關(guān)鍵任務。簡言之，每個穩(wěn)壓器必須能夠跟蹤其它穩(wěn)壓器的輸出電壓。好消息是，從幾年前開始，F(xiàn)PGA就不需要對其電壓軌進行任何排序了。但是仍然要求系統(tǒng)中不同部分的幾個電壓順序斜坡上升或斜坡下降，以防止電壓軌變化太快或太慢時可能出現(xiàn)鎖斷。

過去，電源軌的跟蹤和排序由單獨的電源管理集成電路完成。今天，設(shè)計師要求排序和跟蹤功能嵌入到穩(wěn)壓器中，尤其是穩(wěn)壓器必須放置在系統(tǒng)中不同的角落時，更是這樣。

調(diào)節(jié)低Vt和極快的大電流I/O

在基于FPGA的應用中，快速I/O節(jié)點常常需要最高功率。1.8V至2.5VI/O電壓產(chǎn)生數(shù)十安培的負載電流是非常常見的。非常高端的系統(tǒng)需要40A至80A的I/O設(shè)計。

由于電路板設(shè)計的邏輯學原因，DC/DC穩(wěn)壓器不得不布設(shè)在遠離其負載的地方，并需要在其輸出至調(diào)節(jié)點之間采用一根很長的PCB印制線。在大負載電流時，印刷電路板走線引入電壓誤差，大小等于負載電流(I)乘以這段走線的阻抗(R)。這個I×R電壓誤差成了較大的問題，因為負載電壓一直在下降，而負載電流一直在上升。例如，對一個3.3V軌，200mV的I×R壓降產(chǎn)生6%的誤差，而對一個1.2V軌，則引入17%的誤差。因此，盡管DC/DC穩(wěn)壓器可以設(shè)置為調(diào)節(jié)1.2V輸出，但是由于I×R壓降，負載將僅得到1.0V。

采用今天的90nm和65nm工藝時，Vt和FPGA的性能取決于電源軌的精確度，17%的誤差可能非常容易使性能降低。例如，Vt中出現(xiàn)100mV的偏差可能導致漏電流擴大10倍或更多。
 
圖 2  一個 4 輸出 103W DC/DC 系統(tǒng)可以放進這個纖巧的空間中(每個 LTM4601 微型模塊 DC/DC 轉(zhuǎn)換器都包含一個電感器、MOSFET、旁路電容器等)

只有負載非常接近穩(wěn)壓器輸出時，標準DC/DC穩(wěn)壓器才能實現(xiàn)精確調(diào)節(jié)。它無法補償I×R壓降。誤差校正必須借助遠端檢測放大器進行。用差分遠端負載檢測可以實現(xiàn)最嚴格的調(diào)節(jié)，這需要一個精確的運算放大器和精確電阻。一個放置在負載處的理想穩(wěn)壓器即使在-40℃至85℃的溫度范圍內(nèi)也應該提供高于±1.5%的調(diào)節(jié)準確度。這樣的準確度對于3.3V電源軌而言也許無關(guān)緊要，因為這時數(shù)字集成電路可以容許±0.5V的變化，但是具有1.8V、1.0V或0.9V電源軌的90nm或65nm器件將需要更高的準確度。

用戶一旦設(shè)定了穩(wěn)壓器輸出電壓，差分遠端檢測就通過在寬負載電流范圍內(nèi)補償印刷電路板走線上的I×R壓降，自動調(diào)節(jié)負載點處的穩(wěn)定電壓。結(jié)果，系統(tǒng)在備用模式或在負載電流和I×R壓降都為峰值的全速工作狀態(tài)時，調(diào)節(jié)都非常準確。

降低對電壓紋波噪聲和電容器的要求

在非便攜式應用中，由于所需的電壓降低，而所需電流提高，因此在選擇DC/DC穩(wěn)壓器時，熱量和工作效率成了更重要的因素。在便攜式應用中，盡管每軌負載電流較低，但是工作和備用效率在節(jié)省電池能量、簡化便攜式產(chǎn)品熱量管理方面仍然發(fā)揮著重要作用。

與線性穩(wěn)壓器相比，無論是便攜式還是非便攜式應用，開關(guān)模式DC/DC穩(wěn)壓器都可組成較高性能的解決方案，尤其是需要大功率時更是這樣。例如，一個用3.3V輸入電源、以90%效率提供1.2V/5A輸出的開關(guān)模式穩(wěn)壓器與一個效率為36%的線性穩(wěn)壓器相比；另外，開關(guān)模式穩(wěn)壓器消耗0.7W功率時，線性穩(wěn)壓器消耗10.5W。

另一方面，開關(guān)模式穩(wěn)壓器因其固有的開關(guān)工作而引入開關(guān)噪聲和較高的輸出紋波噪聲(輸出電壓峰值至峰值紋波)。不幸的是，新型FPGA的較低電壓軌和較快I/O信號更嚴格的眼圖只容許較低的電源“噪聲”。為了減輕紋波噪聲，可以給電路增加更多輸入和輸出電容器，以降低峰值至峰值紋波電壓。不過，降低開關(guān)噪聲難度更高。一種可能的方法是使DC/DC穩(wěn)壓器的工作頻率與一個外部時鐘相同步，這將使穩(wěn)壓器在所選擇的設(shè)定頻率范圍之內(nèi)運作，以最大限度地降低對系統(tǒng)中其它對噪聲敏感的器件的干擾。在幾個開關(guān)模式穩(wěn)壓器都同步到一個對系統(tǒng)其余部分而言是安全的時鐘頻率時，這種方法尤其有效。

這些方法有助于設(shè)計較低噪聲的開關(guān)模式負載點穩(wěn)壓器，不過，如果DC/DC穩(wěn)壓器以恰當?shù)募軜?gòu)、功能和布局從頭設(shè)計，那么噪聲問題可以大大減輕。這樣的穩(wěn)壓器最大限度地減輕了對電容器、濾波和EMI(電磁干擾)屏蔽的依賴。

在系統(tǒng)質(zhì)檢和組裝時精調(diào)電壓

FPGA或支持FPGA的集成電路的性能在組裝進完整的系統(tǒng)時和在實驗臺上單獨測試時相比，可能有所不同。焊料類型、溫度、印刷電路板布局、走線阻抗、組裝流程等因素都會影響到一個組件的性能。例如，如果FPGA內(nèi)核穩(wěn)定在非預期電壓上而且導致較慢的速度，那么系統(tǒng)的計算能力將下降。在有些情況下，質(zhì)量控制人員必須拒絕接受一個偏離預期性能的系統(tǒng)。

由于這個原因，工程師在質(zhì)檢或組裝期間評估性能時，需要能夠以小的增量提高或降低輸出電壓。這個功能叫裕度控制。在前面的例子中，可能提高內(nèi)核電壓，以便FPGA的工作頻率達到需要的值。裕度控制功能在生產(chǎn)時還可以幫助系統(tǒng)制造商提高總產(chǎn)量。
 
圖 3  圖 2 的簡化方框圖

降低高度以讓空氣更好地流動

縮小FPGA系統(tǒng)尺寸同時增加功能、存儲器存儲容量或計算能力的迫切需求促使設(shè)計師改進用來冷卻組件的方法。一種簡單的方法是在組件上面提供充足的空氣流動。較高的組件遮擋了FPGA或存儲器集成電路等較薄封裝上面的空氣流動。在預裝配DC/DC負載點穩(wěn)壓器情況下，這種遮擋非常嚴重，因為這類器件的高度達到了FPGA和其它集成電路高度的6至10倍。

在把封裝內(nèi)部產(chǎn)生的熱量從封裝頂部有效散逸出去的過程中，F(xiàn)PGA扁薄的BGA封裝是極有幫助的。而在采用較高的器件(例如：預制的DC/DC穩(wěn)壓器)時，由于它阻礙了氣流的流動并對相鄰的器件產(chǎn)生了“遮蔽”，因此導致上述好處大打折扣。

新一代DC/DC系統(tǒng)：微型模塊穩(wěn)壓器

我們來看一個完整的開關(guān)模式DC/DC系統(tǒng)，其中包括片上MOSFET、電感器、電容器、DC/DC控制器和補償電路，裝在一個類似表面貼裝集成電路那樣的封裝中，具有簡單的布局，僅需要少數(shù)幾個大容量電容器和一個電阻來設(shè)置輸出電壓(圖1)。為實現(xiàn)最佳電氣和熱性能，這個DC/DC系統(tǒng)可以在充分注意布局和封裝的情況下進行預組裝。該DC/DC開關(guān)模式架構(gòu)可以采用具有快速瞬態(tài)響應的電流模式架構(gòu)，以最大限度縮小輸出電容器尺寸。該DC/DC系統(tǒng)可同步至外部時鐘，幾個系統(tǒng)可以并聯(lián)以提供大電流，同時最大限度降低開關(guān)噪聲干擾和輸出紋波噪聲。這種新一代DC/DC穩(wěn)壓器應該密封在一個小的、重量很輕的表面貼裝封裝中，以實現(xiàn)更緊湊和更簡單的電路板組裝。該封裝的高度應該很低，允許空氣非常容易地在自身及其附近的集成電路周圍流動。

凌力爾特公司將這種新一代DC/DC系統(tǒng)稱為微型模塊(mModule)穩(wěn)壓器，包括一系列器件，輸出電流范圍為6A至16A，輸入電壓范圍為4.5V至28V，輸出電壓范圍為0.6V至5V(表1)。有些功能豐富的微型模塊穩(wěn)壓器還具有跟蹤功能，以使多個電源軌FPGA系統(tǒng)實現(xiàn)恰當?shù)膯雍屯C。甚至電感器也是屏蔽的，以最大限度降低EMI。有了裕度控制功能，系統(tǒng)設(shè)計師就可以準確調(diào)節(jié)電壓，這樣，除了在組裝和測試時提高產(chǎn)量，還可提高FPGA和系統(tǒng)其余部分的性能。

圖2顯示了一個采用LTM4601、在4層印刷電路板上設(shè)計的4輸出103W微型模塊DC/DC系統(tǒng)。該解決方案用8V至16V的中間總線輸入提供1.5V/12A、1.8V/12A、2.5V/12A和3.3V/10A四個輸出。這個設(shè)計的簡化方框圖如圖3所示。4個LTM4601單元的相位鎖定至4輸出、4相振蕩器LTC6902，該振蕩器產(chǎn)生以90o交錯的時鐘信號，以降低噪聲和紋波。
 

結(jié)語

凌力爾特公司在DC/DC穩(wěn)壓器架構(gòu)和封裝領(lǐng)域的創(chuàng)新已經(jīng)允許新一代負載點解決方案滿足FPGA系統(tǒng)更嚴格的要求。微型模塊DC/DC穩(wěn)壓器系列(表1)由6個具有不同功率級和功能的產(chǎn)品組成。這些器件的可靠性在多芯片封裝領(lǐng)域也豎立了新的標準，并得到凌力爾特公司嚴格的質(zhì)檢和測試支持。這些微型模塊DC/DC解決方案為新一代FPGA和基于FPGA的系統(tǒng)更精細地提高性能創(chuàng)造了機會。