全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設(shè)計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動化的、前端到后端的流程，實現(xiàn)高良品率、省電型設(shè)計，面向晶圓廠的40納米生產(chǎn)工藝。

　　“TSMC和Cadence之間的合作提供了自動化的設(shè)計技術(shù)，這是在高級工藝節(jié)點(diǎn)上實現(xiàn)低風(fēng)險和快速量產(chǎn)的必要技術(shù)，”TSMC設(shè)計基礎(chǔ)架構(gòu)營銷部高級主管S.T. Juang說。

　　Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開發(fā)參考流程，提供低功耗設(shè)計能力和高級DFM方法學(xué)。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點(diǎn)，使用光刻物理分析和強(qiáng)化的統(tǒng)計靜態(tài)時序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支持Si2通用功率格式（CPF）有一年多的時間，而現(xiàn)在加入了新的功能，補(bǔ)充了全面綜合的Cadence®低功耗解決方案，幫助提供快速而精確的低功耗設(shè)計。

　　“我們今天提供的是一種可靠的方法學(xué)，為高級節(jié)點(diǎn)和低功耗設(shè)計降低風(fēng)險和加快量產(chǎn)化，”Cadence IC數(shù)字與Power Forward部全球副總裁徐季平說。“我們與TSMC的深入合作從制造變異模型(modeling manufacturing variation)拓展到硅相關(guān)的低功耗技術(shù)，提高大量產(chǎn)化芯片的制造能力。”

　　這次Cadence對TSMC參考流程9.0版追加的新功能包括一種透明的中間工藝節(jié)點(diǎn)(half-node)設(shè)計流程，支持TSMC的40納米工藝技術(shù)。這包括支持40納米布局與繞線規(guī)則、一個全面的可測試型(design-for-test) 設(shè)計流程、結(jié)合成品率考量的漏電功耗和時序的計算、增強(qiáng)的基于統(tǒng)計學(xué)的SI時序分析、層次化的lithographic physical分析、時序與漏電分析、層次化和并行的臨界域分析和優(yōu)化、基于CMP考量的RC抽取、clock buffer placement的優(yōu)化、 multi-mode multi-corner分析、以及層次化的dummy metal fill。

　　Cadence對TSMC參考流程9.0版的支持為40納米工藝技術(shù)提供了高級DFM、功耗、布線與模擬功能。該硅相關(guān)型技術(shù)包括：

　　1用于物理實現(xiàn)的時序、LEF、Cap libraries和綜合的臨界區(qū)域分析，使用Cadence SoC Encounter™ RTL-to-GDSII 系統(tǒng)，包含RTL Compiler與Encounter Timing System。
　　2TSMC 認(rèn)可的布線可印刷性檢查(layout printability checking)，包括使用Cadence Litho Physical Analyzer其進(jìn)行層次化的分析與熱點(diǎn)偵測，并使用Cadence Cadence Chip Optimizer自動修復(fù)。
　　3使用Cadence CMP Predictor用于電子熱點(diǎn)偵測，實現(xiàn)化學(xué)機(jī)械拋光(Chemical Mechanical Polishing)（厚度）預(yù)測。
　　4層次化的CMP與層次化的dummy metal fill，使用SoC Encounter系統(tǒng)與DFM解決方案。
　　5使用Cadence QRC Extraction進(jìn)行功能級有VCMP意識的區(qū)塊與芯片級RC提取。
　　6使用對應(yīng)CPF的RTL-to-GDSII低功耗解決方案特別涵蓋macro modeling、I/O pad modeling, secondary power domains和層次化的流程進(jìn)行IP復(fù)用。
　　7使用VoltageStorm® PE和DG Option進(jìn)行IR、EM和功率分析。
　　8應(yīng)用dynamic IR drop reduction進(jìn)行高級multi-mode, multi-corner clock-tree synthesis。
　　9使用統(tǒng)計靜態(tài)時序分析進(jìn)行thermal runaway分析與熱感知靜態(tài)時序分析。
　　10使用Encounter Test進(jìn)行XOR壓縮與True Time At-Speed ATPG。

　　TSMC 最近向功耗前鋒倡議(Power Forward Initiative)的出版物《低功耗設(shè)計使用指南——用戶的CPF體驗》投了一篇稿，詳細(xì)介紹了Cadence低功耗設(shè)計方法學(xué)的實際使用。該指南由功耗前鋒倡議于2008年3月發(fā)布，已經(jīng)被下載了2500多次。這份持續(xù)更新的網(wǎng)絡(luò)指南可以在功耗前鋒倡議的網(wǎng)站免費(fèi)下載，網(wǎng)址是：www.powerforward.org.