編者按：可配置處理器正在通過它的靈活性為系統(tǒng)架構(gòu)是和開發(fā)人員減輕設(shè)計負(fù)擔(dān)。以便攜式產(chǎn)品為例，產(chǎn)品功能日益復(fù)雜 上市時間要求越來越短，設(shè)計預(yù)算也在縮減，應(yīng)對這些設(shè)計挑戰(zhàn)的關(guān)鍵是在一個通用平臺上開發(fā)新產(chǎn)品，這一平臺要足夠靈活以實現(xiàn)定制化和優(yōu)化功能。而在機(jī)器視覺領(lǐng)域，實時深度感知目前是通過立體圖像來計算深度的，算法的計算量很大。而采用FPGA的解決方案能使處理器的時間得到緩解，減少器件的成本，例如MPU、DSP、激光器和鏡頭等。通過提供給機(jī)器人其環(huán)境中的差異測繪，F(xiàn)PGA使機(jī)器人中的CPU專注于重要的高層任務(wù)，例如建圖和定位。

　　市場容量巨大的便攜式產(chǎn)品的設(shè)計正在發(fā)生變革，系統(tǒng)架構(gòu)師和開發(fā)人員也因此面臨著巨大挑戰(zhàn)。

　　首先是產(chǎn)品日益復(fù)雜化。消費者對更多功能和更優(yōu)性能的需求與日俱增，卻不希望原材料成本提高及電池壽命縮水，為滿足這一需求，就需要更精密的軟件、信號設(shè)備和邏輯設(shè)計。

　　其次是不斷縮短的上市時間，由于競爭對手需要滿足消費者對更新、更好產(chǎn)品的需求，使原始設(shè)備制造商(OEM)和原始設(shè)計制造商(ODM)更加頻繁地發(fā)布新產(chǎn)品。例如，他們不再每年推出一代新產(chǎn)品，而是按季度發(fā)布新產(chǎn)品，也許還會更頻繁。此外，市場被地域和人口分成許多區(qū)域，每個區(qū)域?qū)δ茉O(shè)置的需求也不同。因此，新一代產(chǎn)品需要多種設(shè)計，以充分滿足全球市場的需求。比如，當(dāng)前一些領(lǐng)先的手機(jī)制造商期望一年可推出100多款新手機(jī)，多么令人難以置信！

　　最后是設(shè)計預(yù)算在縮水。為了進(jìn)行成本競爭，企業(yè)無法利用大型設(shè)計團(tuán)隊同時開發(fā)交錯發(fā)布的新產(chǎn)品，相反必須利用小型設(shè)計團(tuán)隊迅速開發(fā)新產(chǎn)品。同時，為了保證收益，新產(chǎn)品還不能盲目模仿老產(chǎn)品，它們必須具有差異化性能，才能脫穎而出并引起消費者的興趣。

　　應(yīng)對這些設(shè)計挑戰(zhàn)的關(guān)鍵是在一個通用平臺上開發(fā)新產(chǎn)品，且這一平臺要足夠靈活以實現(xiàn)定制化和優(yōu)化功能。

平臺架構(gòu)

　　使用傳統(tǒng)的設(shè)計方法，設(shè)計團(tuán)隊要從零開始創(chuàng)建一個新的和差異化的設(shè)計，根本跟不上步伐。基于專用集成電路(ASIC)和結(jié)構(gòu)ASIC的產(chǎn)品設(shè)計也需要一年以上才能上市。專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)則趨于更短的產(chǎn)品上市時間，但由于它們具有的“標(biāo)準(zhǔn)產(chǎn)品”特性，實在無法實現(xiàn)硬件差異化，而基于處理器的設(shè)計可以通過軟件來實現(xiàn)差異化及優(yōu)化功能，但卻不能滿足產(chǎn)品的設(shè)計成本需求。

　　基于平臺的方法提供了一種更加靈活的設(shè)計方案。開發(fā)人員首先建立一個作為一系列產(chǎn)品的基礎(chǔ)平臺，然后通過重新配置平臺以提供不同的功能設(shè)置，從而設(shè)計出差異化的產(chǎn)品，并通過添加新功能來優(yōu)化平臺。如果設(shè)計周全，單一平臺可以衍生出一系列能夠滿足不同市場需求，不同價位的差異化產(chǎn)品，問題的本質(zhì)在于如何賦予一個平臺足夠的設(shè)計靈活性。

　　對于新一代移動設(shè)備，處理器可以連接各種不同接口的能力至關(guān)重要。將這些接口以一種萬用尺碼構(gòu)建在一個處理器芯片中會非常昂貴，而且浪費時間，這還很冒險。不同給定的產(chǎn)品設(shè)計需要不同的接口，為不使用的功能支付額外費用將限制芯片組的有效應(yīng)用市場。另外，隨著移動市場的發(fā)展，新的要求層出不窮，以至于不得不花高價重新設(shè)計芯片組。因此，嵌入式處理器開發(fā)團(tuán)隊放慢了集成更多基本功能到芯片組中的速度，使處理器不能滿足移動系統(tǒng)對連接的需求。

　　可編程邏輯是一種顯而易見的解決方案。不過，便攜式電子產(chǎn)品的電池供電性能，及需要在同等空間集成更多功能而又不影響功耗的事實，為應(yīng)用現(xiàn)場可編程門陣列(FPGA)制造了障礙。近來，可編程邏輯廠商已開始擴(kuò)展他們的涉及范圍，來滿足新便攜式電子產(chǎn)品市場的需求。

　　怎樣才能滿足今天量產(chǎn)便攜式應(yīng)用的邏輯器件需求呢？五個關(guān)鍵因素導(dǎo)致可編程邏輯電路(PLD)—尤其是可重復(fù)編程FPGA—消耗功率過大：浪涌電流、配置相位，以及正常工作期間的靜態(tài)、動態(tài)和閑置模式功耗。浪涌電流是器件上電后消耗的電流，配置相位電流對器件的初始化非常必要。因為十毫秒以上的加載器件配置數(shù)據(jù)常常要消耗相當(dāng)大的電力，采用SRAM存儲器的可重復(fù)編程FPGA的配置，遠(yuǎn)不如采用立即上電邏輯技術(shù)的金屬對金屬互連的表現(xiàn)。靜態(tài)功耗是指時鐘輸入和I/O引腳沒有活動時器件所消耗的電流。同樣，與金屬對金屬互連相比，保持器件配置數(shù)據(jù)需要大容量的寄存器，這就增加了可重復(fù)編程器件的功耗，經(jīng)?？梢赃_(dá)到幾十甚至幾百毫安的靜態(tài)功耗值。

　　可重復(fù)編程器件在動態(tài)功耗方面也不盡人意，反熔絲器件內(nèi)的金屬對金屬互連的電容要比可重復(fù)編程器件結(jié)構(gòu)內(nèi)的對等結(jié)構(gòu)低得多。這些連續(xù)充電和放電的寄生電容需要大量隨時鐘頻率而變化的動態(tài)電流。

　　最后，經(jīng)常被忽略的閑置功耗是指當(dāng)I/O引腳處于活動狀態(tài)，而器件內(nèi)的時鐘并不活躍時消耗的電流。這些因素共同影響著整個系統(tǒng)的功率預(yù)算，從電池運行時間到外部元件，保證器件電源的可靠供應(yīng)是至關(guān)重要的。

　　針對這種情況，QuickLogic開發(fā)了一種新的可編程結(jié)構(gòu)架構(gòu)，也就是PolarPro。其中采用了一種專有的金屬對金屬Vialink互連技術(shù)(由于無需用來保持配置的存儲器，可以大幅削減靜態(tài)功耗；而與晶體管元件陣列相比，金屬對金屬工藝占用的電容非常低，還可以大幅度降低動態(tài)功耗)；并且這種架構(gòu)上的創(chuàng)新還可以滿足待機(jī)功耗的要求。

　　一種專有的超低功耗(VLP)模式可以在待機(jī)時有效地將I/O端與邏輯核隔離開來，保持所有I/O、存儲器和寄存器的狀態(tài)。這對總線應(yīng)用非常有用—當(dāng)總線在正常操作時，在其設(shè)備需要之前，PolarPro器件只消耗掉可以忽略不計的功耗。最多300微秒，其VLP引腳變?yōu)榈蛻B(tài)，該結(jié)構(gòu)即進(jìn)入10微安的待機(jī)模式，同時保持邏輯單元、I/O寄存器、輸出引腳值和存儲單元的所有存在狀態(tài)；另外，300微秒內(nèi)VLP即恢復(fù)為高態(tài)，重新開始正常工作。

只具有優(yōu)良的結(jié)構(gòu)并不充分

　　這樣的功耗靈敏度仍然不足以滿足一名移動開發(fā)人員的所有需要。通常，這一領(lǐng)域的開發(fā)人員對可編程器件的成本和功耗非常敏感。編程的硬件開銷，以及這類元件的傳統(tǒng)定價結(jié)構(gòu)，已經(jīng)使許多移動開發(fā)人員對這些元件無法親近。當(dāng)然，一個移動開發(fā)人員通常買不起可以通過可編程結(jié)構(gòu)就能實現(xiàn)大量功能的工具。

　　為了解決這個問題，QuickLogic開發(fā)了一個新型器件，并定義為CSSP或客戶專用標(biāo)準(zhǔn)元件。這種方法結(jié)合了硬邏輯設(shè)計的高度集成和性能，以及定制化和開發(fā)差異化產(chǎn)品所需的靈活性。

　　這種基礎(chǔ)硅平臺是一個標(biāo)準(zhǔn)的、極其精密的元件。它包含一組可配置的硬邏輯核，可以滿足許多通用移動設(shè)備開發(fā)人員的理想列表(可以提供當(dāng)前嵌入式處理器的本地接口無法實現(xiàn)的期待功能，比如，USB On-the-Go)，以及一些具有設(shè)計靈活性的可編程結(jié)構(gòu)。這種組合提供了實用的綜合可編程能力和理想的處理器擴(kuò)展—以一種緊湊且高功效的方式。CSSP方法的一個獨特之處是QuickLogic的技術(shù)團(tuán)隊可以與OEM和ODM廠商密切合作制訂并實施平臺的定制化。