時鐘網絡管理問題
提高同步設計的整體性能的關鍵是提高時鐘網絡的頻率。然而，諸如時序裕量、信號完整性、相關時鐘邊沿的同步等因素極大地增加了時鐘網絡設計的復雜度。傳統(tǒng)上，時鐘網絡的設計采用了簡單的元件，諸如扇出緩沖器、時鐘發(fā)生器、延時線、零延時緩沖器和頻率合成器。由于PCB走線長度不等而引起的時序誤差，采用蜿蜒走線設計的走線長度匹配方法來處理。走線阻抗與輸出驅動阻抗的不匹配經常通過反復試驗選擇串聯(lián)電阻來消除。多種信號的標準使得時鐘邊沿的同步更加復雜。至今，這三種挑戰(zhàn)會經常遇到，并且鮮有理想的解決方案。以下描述了這些挑戰(zhàn)的一些情況。

提高時鐘頻率導致時序裕量的減少
提高時鐘頻率減少了將數據從一個器件傳送到另一個器件的可用時間。在提高工作頻率（通常>66MHz）時，那些時鐘網絡的設計需要仔細考慮時序參數，諸如器件的建立和保持時間、信號在電路板走線上的傳播時間、在同一個時鐘網絡中器件的時鐘時序的差異等等。如果違反了時序裕量規(guī)則，電路板將不能再按設計的要求可靠地工作。
以下是一些過去使用的處理這些時序問題的方法：
Ø 蜿蜒的走線來匹配時鐘走線長度
Ø 采用具有最小輸出-輸出扭斜的扇出緩沖器
Ø 采用零延時緩沖器來提前/延時時鐘邊沿或者補償包括那些扇出緩沖器的不同的延時

由于阻抗不匹配導致信號完整性的下降
隨著時鐘邊沿速度的提高，其諧波頻率延伸到GHz的范圍。這意味著任何長度超過兩厘米的走線必須被看作一根發(fā)射線。由于扇出驅動器和時鐘走線以及時鐘走線和接收器件之間的阻抗不匹配引起的信號反射使得時鐘信號變得扭斜，從而導致接收數據的錯誤，增加了電磁干擾、串擾等。器件至器件的輸出阻抗的變化以及由于輸出電壓引起的阻抗變化（2.5V的輸出阻抗高于3.3V的輸出阻抗）使得阻抗匹配問題進一步復雜化。
以下是一些用來改善時鐘信號完整性的方法：
Ø 用電阻與扇出驅動器串聯(lián)來匹配走線阻抗
Ø 在輸入到地之間或者輸入之間使用終端電阻
Ø 用扇出緩沖器來驅動到每個接收器件的各自的時鐘信號

多種信號標準增加了層次結構的層數
時鐘的信號標準取決于接收器件或者時鐘域。例如，DDR存儲器要求SSTL2-差分標準的時鐘信號，但是支持LVCMOS標準的時鐘發(fā)生器電路可能產生所需的主時鐘頻率。由標準轉換器導致的時鐘網絡層次數目的增加經常使得滿足所需時序規(guī)范的過程復雜化。
以下是一些用來接口不同的邏輯標準的方法
Ø 采用專門的轉換器來匹配時鐘發(fā)生器和接收IC之間的信號接口
Ø 根據設計，終止沒有用到的輸出
Ø 采用專門的零延時緩沖器來同步具有不同信號接口的時鐘邊沿

時鐘網設計的其它問題
Ø 減少電磁干擾、串擾等。
o 在負載輸出端使用電容器來降低時鐘的回轉率
Ø 時鐘抖動進一步減小了時序裕量
o 根據應用需要采用最小抖動（周期至周期、周期、相位等）特性的器件
o 限制級聯(lián)的PLL數目
萊迪思的在系統(tǒng)可編程時鐘發(fā)生器器件中的ispClock5500系列以獨特且便利的方式處理所有上述挑戰(zhàn)，同時提供了高性能，減小了電路板面積，便于設計并且靈活地貫穿不同的時鐘網絡結構。

ispClock5500系列
  ispClock5500系列中的第一批器件，10輸出的ispClock5510和20輸出的ispClock5520，將一個高性能的時鐘發(fā)生器和一個靈活的通用扇出緩沖器結合在一起。這種片上時鐘發(fā)生器采用一個高性能的PLL以及時鐘倍頻和分頻工具，能夠提供5個時鐘，其頻率范圍從10MHz到320MHz。這種通用扇出緩沖器采用單端或差分信號，能夠驅動20個時鐘網絡，具有單獨的輸出控制用以改善信號和時序的完整性。這種新器件在支持電子電路板上的高性能時鐘網絡設計中，提供了空前的性能和靈活性。

這些器件通過產生多個時鐘頻率并且將生成的時鐘扇出到整個電路板上，這樣就大大地減少了時鐘網絡設計的工作量，同時還處理了基于每個時鐘網的信號完整性和時序問題。

結構詳述
ispClock5500的結構能夠可以分為這些部分
Ø 
Ø 可編程時鐘I/O部分
Ø PLL核
Ø 頻率合成計數器
Ø JTAG接口
Ø 配置管理
 

可編程時鐘I/O 部分 – 其輸入部分由兩個硬件可選的多路時鐘輸入組成。其輸出部分由多達20個低扭斜的時鐘輸出組成。參考時鐘輸入和時鐘輸出都可以被單獨地編程來接口單端邏輯（LVTTL、LVCMOS、SSTL、HSTL）或者差分邏輯（LVDS、LVPECL、Diff HSTL、Diff SSTL）類型。輸入和輸出的終端電阻能夠以5歐姆的步長進行編程，范圍從40到70歐姆。每個時鐘輸出的輸出扭斜能夠被單獨地設置為16種步長之一，其精度為195ps。扭斜的步長尺寸來自PLL的頻率，因而很精確。頻率合成單元能夠產生多達5個時鐘頻率。無障礙的輸出交換矩陣能夠將任一頻率連結到任一輸出。輸入頻率范圍從10MHz到320MHz，輸出頻率范圍從5MHz到320MHz。

PLL核 – 該器件的核心是由一個頻率檢測器（PFD）、可編程片上濾波器和壓控振蕩器組成的高性能PLL核。這個PLL核能夠鎖定從10MHz到320MHz范圍內的輸入，其輸出頻率范圍是320到640MHz，輸出抖動小于100ps。

頻率合成計數器 – 該器件有7個5位計數器：M、N和5個V計數器。M、N和一個V計數器提供5位的精度來設置PLL的工作頻率。然后，PLL的輸出驅動剩余的V分頻器，其結果是五個獨立的頻率的合成僅僅與PLL工作頻率有關。

JTAG編程和邊界掃描接口 – 當器件可以用JTAG接口進行完全地編程時，它也可以借助電路內置的測試器來測試電路板的互連。

配置管理 – 該器件能夠存儲四個獨立的配置 - （M、N和V計數器、扭斜）- 使得其能夠選擇四個獨立的時鐘頻率之一或者扭斜等等。配置管理提供了一個理想的機制來實現諸如用于電源管理的頻率切換、或者根據處理器的速度配置電路板的工作頻率等功能。

ispClock5500系列：
 
特性 ispClock5510 ispClock5520
輸入和輸出頻率范圍 10-320 MHz 10-320 MHz
可編程的輸入和輸出接口類型 LVTTL, LVCMOS, SSTL, HSTL, LVDS, LVPECL LVTTL, LVCMOS, SSTL, HSTL, LVDS, LVPECL
輸出數 10 20
輸出-輸出的扭斜 (最大值) 50ps 50ps
最大的周期間抖動 70ps (峰-峰) 70ps (峰-峰)
產生的頻率數 5 5
可編程的扭斜 195ps至12 ns 195ps至12 ns
可編程的終端 40歐姆至70歐姆 40歐姆至70歐姆
封裝 48-引腳TQFP 100-引腳TQFP
訂購號 ispPAC-CLK5510V-01T48C ispPAC-CLK5520V-01T100C

應用
下圖中的上半部分說明了采用一種傳統(tǒng)的方法來實現時鐘網絡層次。下半部分是采用ispClock5500來實現同樣的功能。
 
圖：  ispClock5500代替?zhèn)鹘y(tǒng)的分立器件

分立的時鐘網電路的描述（圖中的上半部分）
從左側開始，采用了一個33MHz的晶振電路作為整個時鐘網的源頭。時鐘發(fā)生器芯片將輸入時鐘4倍頻并且采用LVCMOS2.5V集成的扇出緩沖器分配133MHz的時鐘。四個133MHz的輸出使用如下：
Ø 2個輸出被用作處理器的前端總線接口的時鐘
Ø 1個輸出采用帶有分頻器的1:6扇出緩沖器來產生33MHz、供LVCMOS3.3接口的外圍器件的時鐘
Ø 1個輸出用來產生六個133MHz SSTL-2D（差分時鐘），用作DDR器件及存儲控制器的時鐘。這部分需要一個零延時緩沖器來轉換輸入信號和補償傳播時間。
此設計還需要用于信號完整性的終端電阻以及用于匹配走線長度的彎曲的時鐘形狀。

基于ispClock5520的電路（圖的下半部分）
從左側開始，該電路使用一個同樣的33MHz的晶振。內部的PLL核及V分頻器產生133MHz和33MHz時鐘。輸出交換矩陣經過配置將這些時鐘信號連接到相應的扇出緩沖器。通用扇出緩沖器配置如下：
Ø 2個單端輸出來驅動處理器的前端總線，其采用LVCOMS2.5接口并且使用可編程輸出阻抗特性來匹配走線阻抗。
Ø 6個單端輸出來驅動外圍總線，其采用LVCMOS3.3接口的33MHz時鐘并且使用可編程阻抗特性來匹配走線阻抗。
Ø 6個差分輸出來驅動DDR存儲器和控制器，其采用SSTL-2D接口的133MHz時鐘并且使用可編程阻抗特性將輸出阻抗設置為50歐姆。
ispClock5520的可編程扭斜特性通過采用針對每個扭斜的32級235ps步長的設置，極大地簡化了時鐘走線長度匹配的任務。采用ispClock5520的可編程輸出阻抗特性，解決了走線阻抗匹配的問題。

軟件支持
如上面的電路圖所示，采用PAC-Designer 3.0版軟件工具在ispClock5520器件中實現設計的過程可以在幾分鐘內完成，其步驟如下。

時鐘I/O接口規(guī)范
PAC-Designer軟件的圖形接口讓用戶通過簡單的下拉式菜單來指定I/O特性、M，N和V分頻器、扭斜設置等。

輸出接口特性可以用如圖所示的下拉式菜單來定義。設計者必須使用下列菜單來設置輸出類型、輸出阻抗、回轉率以及V分頻器來產生所需的頻率。此外，這一菜單還能用來選擇輸出使能控制和同步門控功能。
 

該設計中，輸出配置如下：
Ø Bank 0至Bank 5 – 6個輸出，SSTL-2差分，133MHz，50歐姆，快回轉率
Ø Bank 6 – 2個輸出， LVCMOS2.5，133 MHz，50歐姆，快回轉率
Ø Bank 7至Bank 10 – 6個輸出，LVCMOS3.3，33 MHz，50歐姆，快回轉率

根據輸入和輸出的時鐘頻率計算M，N和V分頻器的值
PAC-Designer支持許多設計工具，它們能讓設計者根據系統(tǒng)規(guī)范選擇配置。在這種情況下，根據輸入和輸出頻率，使用頻率合成器設計工具來計算M，N和V分頻器的設置。
 
可以看到從33MHz輸入產生133MHz和33MHz輸出的過程中，M分頻器須設為1，N分頻器設為4，V分頻器設為4產生133MHz輸出，以及V分頻器設為16產生33MHz輸出。PLL的壓控振蕩器配置為533MHz工作頻率。這種配置得到最小的扭斜步長（1/8*533*10E06）=235ps。

設置輸出扭斜來補償走線長度的差異
 

如上所示的Skew Editor屏幕照片被用來選擇輸出時鐘扭斜。扭斜的步長大小，如圖中所示的TU（時間單位），是235ps。要更改一個時鐘信號的扭斜，只要點擊并拖動其波形。

用摘要報告驗證設計
 
輸出摘要工具能夠用來在一頁紙上列出所有配置，用于證明及驗證的目的。

ispClock550重新定義時鐘網的管理

如此，ispClock5500器件通過將一個高性能的PLL核與一個通用扇出緩沖器集成在一起，在時鐘網絡設計中提供了空前的便利。

容易地補償電路板走線長度的差異和器件的延時
可編程的扭斜特性降低了彎曲走線的需求，從而簡化了電路板的布局。并且，它還增加了時序的裕量，減少了設計時間。

通過匹配電路板走線阻抗，改善信號完整性
通過一個可編程輸出阻抗特性外加增強的Vcc和Ground引腳，使得其具有匹配走線阻抗的能力，改善了時鐘信號的完整性。此外，由于輸出阻抗是基于每一個器件的，器件之間的輸出阻抗差異被最小化，提升了產量。

減少時鐘網絡結構的層數 – 展平層次結構
通用扇出緩沖器能夠被編程來驅動多個信號標準，降低了使用分立（有時部分地使用）信號轉換器的需求，因此減少了時鐘網絡中的層數并且減輕了滿足整體電路板時序要求的工作量。

改善了性能
低抖動、極佳的輸出-輸出扭斜匹配提供了額外的時序裕量。

減小了電路板面積
ispClock5500的集成特性能夠在一個芯片上實現完整的時鐘網絡，節(jié)省了電路板面積?？删幊膛ば惫芾硖匦詼p少了用于補償走線長度差異的彎曲走線布局所用的電路板面積。片上的可編程輸出阻抗節(jié)省了使用輸出阻抗匹配電阻所要增加的電路板面積。

降低了制造成本
ispClock5500器件支持在其所有的I/O引腳上的JTAG編程和邊界掃描測試。由于編程和在電路的測試，降低了制造成本。

其它優(yōu)點
通過頻率定標以及借助時鐘盈余的質量控制，時鐘配置管理使得電源管理容易實現。
因為該器件所有的關鍵特性都是可編程的，設計者能夠根據所有他們的系統(tǒng)時鐘需要使ispClock5500標準化，降低了成本。
    所用設計方法
時鐘網絡應用   Lattice ispClock5500 傳統(tǒng)的時鐘器件 其它可編程扭斜器件
時鐘邊沿對齊：補償走線長度差異或者其它芯片延時   具有精密扭斜調整的可編程單獨的輸出扭斜控制 彎曲的走線方式，延時線 具有粗糙扭斜調整的可編程單獨的輸出扭斜控制
信號完整性：使用輸出阻抗器配走線阻抗   單獨的可編程輸出阻抗 手工選擇外接電阻  手工選擇外接電阻
專用時鐘信號接口   對通用扇出緩沖器編程來接口LVCMOS, LVTTL, SSTL, HSTL, LVDS, LVPECL 對于專用接口采用集成電路轉化器/采用零延時緩沖器來補償額外的時間延時 對于專用接口采用集成電路轉化器/采用零延時緩沖器來補償額外的時間延時
產生多個時鐘頻率   多達5個可編程輸出頻率 多個時鐘發(fā)生器或綜合器器件 有限的頻率選擇
降低電磁干擾及串擾   對輸出回轉率單獨地編程 使用外接電容來延緩時鐘邊沿 使用外接電容來延緩時鐘邊沿
電源管理：切換時鐘頻率    采用配置方式在獨立的頻率之間切換 采用多個發(fā)生器及合成器并使用分立的扇出緩沖器來切換時鐘 采用多個發(fā)生器及合成器并使用分立的扇出緩沖器來切換時鐘

全文下載：
http://bbs.edw.com.cn/upload/Skew.zip