可測(cè)性設(shè)計(jì) 文章 進(jìn)入可測(cè)性設(shè)計(jì)技術(shù)社區(qū)
一種安全可控的SoC可測(cè)性設(shè)計(jì)
- 提出了一種安全可控的可測(cè)性設(shè)計(jì)DFT（Design For Test）。DFT既能夠完成對(duì)SoC的測(cè)試，又能保障SoC自身敏感信息和關(guān)鍵技術(shù)的安全。
- 關(guān)鍵字： SoC 可測(cè)性設(shè)計(jì) 信息安全
嵌入式存儲(chǔ)器的測(cè)試及可測(cè)性設(shè)計(jì)研究
- 引言 近年來，消費(fèi)者對(duì)電子產(chǎn)品的更高性能和更小尺寸的要求持續(xù)推動(dòng)著SoC（系統(tǒng)級(jí)芯片）產(chǎn)品集成水平的提高，并促使其具有更多的功能和更好的性能。要繼續(xù)推動(dòng)這種無止境的需求以及繼續(xù)解決器件集成領(lǐng)域的挑戰(zhàn)，最
- 關(guān)鍵字： 嵌入式存儲(chǔ)器 測(cè)試 可測(cè)性設(shè)計(jì)
一種針對(duì)多級(jí)串聯(lián)模擬電路的可測(cè)性設(shè)計(jì)技術(shù)
- 摘要：隨著集成電路的發(fā)展，測(cè)試難度的增加，可測(cè)試性設(shè)計(jì)也越來越重要。針對(duì)串聯(lián)結(jié)構(gòu)的模擬電路提出一種可測(cè)性設(shè)計(jì)結(jié)構(gòu)，該結(jié)構(gòu)大大提高了電路內(nèi)系統(tǒng)模塊的可測(cè)試性，減少了需要額外引出的I／O數(shù)，同時(shí)不隨內(nèi)部模塊
- 關(guān)鍵字： 多級(jí) 串聯(lián) 模擬電路 可測(cè)性設(shè)計(jì)
一款雷達(dá)芯片的基于掃描路徑法可測(cè)性設(shè)計(jì)
- 針對(duì)一款雷達(dá)芯片電路采用基于掃描路徑法的可測(cè)性設(shè)計(jì)，在設(shè)計(jì)過程中采用時(shí)鐘復(fù)用技術(shù)、IP隔離技術(shù)，以及針對(duì)具體的時(shí)鐘產(chǎn)生電路采用了其他特殊處理技術(shù)；通過采用多種恰當(dāng)有效的可測(cè)性設(shè)計(jì)策略后，大大提高了該芯片電路可測(cè)性設(shè)計(jì)的故障覆蓋率，最終其測(cè)試覆蓋率可達(dá)到97％，完全滿足設(shè)計(jì)指標(biāo)的要求。
- 關(guān)鍵字： 雷達(dá)芯片 可測(cè)性設(shè)計(jì) 路徑
基于SRAM的FPGA連線資源的一種可測(cè)性設(shè)計(jì)
- 本文提出在FPGA芯片內(nèi)插入多條移位寄存器鏈的方法，可使測(cè)試開關(guān)盒連線資源的時(shí)問比傳統(tǒng)的測(cè)試方法和已有的一種方法時(shí)間上減少了99％以上，大大降低了測(cè)試的時(shí)間，降低了測(cè)試成本，并且消耗的硬件面積比大約在5％左右，在可接受的范圍內(nèi)。
- 關(guān)鍵字： SRAM FPGA 資源 可測(cè)性設(shè)計(jì)
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可測(cè)性設(shè)計(jì)介紹
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