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高電源抑制比
高電源抑制比 文章 進(jìn)入高電源抑制比技術(shù)社區(qū)
一種基于40nm CMOS工藝的新型溫度補(bǔ)償、高電源抑制比的帶隙基準(zhǔn)源
- 基于TSMC40LP工藝設(shè)計(jì)了一種新穎的溫度補(bǔ)償、高電源抑制比的帶隙基準(zhǔn)源。本設(shè)計(jì)采用全MOSFET設(shè)計(jì)，工作于1.1 V電源電壓，通過(guò)將MOSFET偏置在零溫度系數(shù)工作點(diǎn)，并結(jié)合溫度補(bǔ)償技術(shù)和有源衰減電路，實(shí)現(xiàn)在-40 ℃~125 ℃內(nèi)溫度變化系數(shù)為6.6 ppm/℃，低頻下電源抑制比為93 dB，高頻下電源抑制比為56 dB，與此同時(shí)，利用阻抗調(diào)試對(duì)環(huán)路穩(wěn)定性進(jìn)行了補(bǔ)償。
- 關(guān)鍵字： 帶隙基準(zhǔn) 全CMOS 低電源電壓 曲率補(bǔ)償 高電源抑制比 零溫系數(shù)點(diǎn) 201804
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高電源抑制比介紹
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