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Altera MAX10: 交通燈控制
- 簡易交通燈:本節(jié)將向您介紹Verilog語法之中的精髓內(nèi)容——狀態(tài)機,并且將利用狀態(tài)機實現(xiàn)十字路口的交通燈。====硬件說明與實現(xiàn)項目框圖====上圖為十字路口交通示意圖分之路與主路,要求如下:交通燈主路上綠燈持續(xù)15s的時間,黃燈3s的時間,紅燈10s的時間;交通燈支路上綠燈持續(xù)7s的時間, 黃燈持續(xù)3秒的時間,紅燈18秒的時間;根據(jù)上述要求,狀態(tài)機設計框架分析如下:S1:主路綠燈點亮,支路紅燈點亮,持續(xù)15s的時間;S2:主路黃燈點亮,支路紅燈點亮,持續(xù)3s的時間;S3:主路紅燈點亮,支路綠燈點亮,持
- 關鍵字: 交通燈 狀態(tài)機 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 交通燈控制
- 簡易交通燈:本節(jié)將向您介紹Verilog語法之中的精髓內(nèi)容——狀態(tài)機,并且將利用狀態(tài)機實現(xiàn)十字路口的交通燈。硬件說明與實現(xiàn)項目框圖上圖為十字路口交通示意圖分之路與主路,要求如下: * 交通燈主路上綠燈持續(xù)15s的時間,黃燈3s的時間,紅燈10s的時間; * 交通燈支路上綠燈持續(xù)7s的時間, 黃燈持續(xù)3秒的時間,紅燈18秒的時間;根據(jù)上述要求,狀態(tài)機設計框架分析如下: * S1:主路綠燈點亮,支路紅燈點亮,持續(xù)15s的時間; * S2:主路黃燈點亮,支路紅燈點亮,持續(xù)3s的時間; * S3:主路紅燈點亮,支
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Lattice MXO2: LED呼吸燈
- 呼吸燈:本節(jié),我們將通過脈寬調(diào)制技術來實現(xiàn)“呼吸燈”,實現(xiàn)LED的亮度由最暗逐漸增加到最亮,再逐漸變暗的過程。 脈沖寬度調(diào)制(PWM:Pulse Width Modulation),簡稱脈寬調(diào)制。它是利用微控制器的數(shù)字輸出調(diào)制實現(xiàn),是對模擬電路進行控制的一種非常有效的技術,廣泛應用于測量、通信、功率控制與變換等眾多領域。硬件說明呼吸燈的設計較為簡單,我們使用12MHz的系統(tǒng)時鐘作為高頻信號做分頻處理,調(diào)整占空比實現(xiàn)PWM,通過LED燈LD1指示輸出狀態(tài)。實現(xiàn)原理如上圖所示,脈沖信號的周期為T,高電平脈沖寬
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Altera MAX10: 計時控制
- 計時控制在之前的實驗中我們掌握了如何進行時鐘分頻、如何進行數(shù)碼管顯示與按鍵消抖的處理,那么在本節(jié)實驗之中,我們將會實現(xiàn)一個籃球賽場上常見的24秒計時器。====硬件說明====在之前的實驗中我們?yōu)樽x者詳細介紹過小腳丫MXO2板卡上的按鍵、數(shù)碼管、LED等硬件外設,在此不再贅述。本節(jié)將實現(xiàn)由數(shù)碼管作為顯示模塊,按鍵作為控制信號的輸入(包含復位信號和暫停信號),Altera MAX10作為控制核心的籃球讀秒系統(tǒng),實現(xiàn)框圖如下:====Verilog代碼====// *****************
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Lattice MXO2: 計時控制
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Altera MAX10: 按鍵消抖
- 按鍵消抖在之前的實驗中我們學習了如何用按鍵作為FPGA的輸入控制,在本實驗中將學習如何進行按鍵消抖,用按鍵完成更多的功能。====硬件說明====按鍵是一種常用的電子開關,電子設計中不可缺少的輸入設備。當按下時使開關導通,松開時則開關斷開,內(nèi)部結(jié)構(gòu)是靠金屬彈片來實現(xiàn)通斷。按鍵抖動的原理抖動的產(chǎn)生 :通常的按鍵所用的開關為機械彈性開關,當機械觸點斷開、閉合時,由于機械觸點的彈性作用,一個按鍵開關在閉合時不會馬上穩(wěn)定地接通,在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動,為了不產(chǎn)生這種現(xiàn)
- 關鍵字: 消抖 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 按鍵消抖
- 按鍵消抖在之前的實驗中我們學習了如何用按鍵作為FPGA的輸入控制,在本實驗中將學習如何進行按鍵消抖,用按鍵完成更多的功能。硬件說明按鍵是一種常用的電子開關,電子設計中不可缺少的輸入設備。當按下時使開關導通,松開時則開關斷開,內(nèi)部結(jié)構(gòu)是靠金屬彈片來實現(xiàn)通斷。按鍵抖動的原理抖動的產(chǎn)生 :通常的按鍵所用的開關為機械彈性開關,當機械觸點斷開、閉合時,由于機械觸點的彈性作用,一個按鍵開關在閉合時不會馬上穩(wěn)定地接通,在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動,為了不產(chǎn)生這種現(xiàn)象而作的措施就是
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Altera MAX10: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘,接下來我們要學習如何利用時鐘來完成時序邏輯。====硬件說明====流水燈實現(xiàn)是很常見的一個實驗,雖然邏輯比較簡單,但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法,在這里我們會用兩種不同的方法實現(xiàn)。1,模塊化設計:在之前的實驗中我們做了3-8譯碼器和時鐘分頻,如果把這兩個結(jié)合起來,我們就能搭建一個自動操作的流水LED顯示。框圖如下:2,循環(huán)賦值:這是一種很簡潔的實現(xiàn)流水燈效果邏輯,就是定義一個8位的變量,在每個時鐘上升沿將最低位賦值給最高
- 關鍵字: 流水燈 FPGA Lattice Diamond 小腳丫
Lattice MXO2: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘,接下來我們要學習如何利用時鐘來完成時序邏輯。硬件說明流水燈實現(xiàn)是很常見的一個實驗,雖然邏輯比較簡單,但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法,在這里我們會用兩種不同的方法實現(xiàn)。1,模塊化設計:在之前的實驗中我們做了3-8譯碼器和時鐘分頻,如果把這兩個結(jié)合起來,我們就能搭建一個自動操作的流水LED顯示??驁D如下:2,循環(huán)賦值:這是一種很簡潔的實現(xiàn)流水燈效果邏輯,就是定義一個8位的變量,在每個時鐘上升沿將最低位賦值給最高位,其他位右移一
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Altera MAX10: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設,掌握了verilog的組合邏輯設計,接下來我們將學習時序邏輯的設計。====硬件說明====時鐘信號的處理是FPGA的特色之一,因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設計,但是通過語言設計進行時鐘分頻是最基本的訓練,在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器,分頻的時鐘保持50%占空比。1,偶數(shù)分頻:偶數(shù)倍分頻相對簡單,比較容易理解。通
- 關鍵字: 時序邏輯 時鐘分頻 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設,掌握了verilog的組合邏輯設計,接下來我們將學習時序邏輯的設計。硬件說明時鐘信號的處理是FPGA的特色之一,因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設計,但是通過語言設計進行時鐘分頻是最基本的訓練,在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器,分頻的時鐘保持50%占空比。1,偶數(shù)分頻:偶數(shù)倍分頻相對簡單,比較容易理解。通過計數(shù)器計數(shù)是完
- 關鍵字: 時序邏輯 時鐘分頻 FPGA Lattice Diamond 小腳丫
Altera MAX10: 2位7段數(shù)碼管顯示
- 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設七段數(shù)碼管。====硬件說明====數(shù)碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管(如果包括右下的小點可以認為是8段)分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的,控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管,結(jié)構(gòu)如下圖所示:圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效,而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應的低電平
- 關鍵字: 數(shù)碼管 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 2位7段數(shù)碼管顯示
- 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設七段數(shù)碼管。硬件說明數(shù)碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管(如果包括右下的小點可以認為是8段)分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的,控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管,結(jié)構(gòu)如下圖所示:圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效,而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應的低電平信號就可以使相應
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Altera MAX10: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。====硬件說明====組合邏輯電路是數(shù)字電路的重要部分,電路的輸出只與輸入的當前狀態(tài)相關的邏輯電路,常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下:從前面的實驗可以知道,當FPGA輸出信號到LED為高電平時LED熄滅,反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入,這樣控制開關我們就能控制特定的LED變亮。====Verilog代碼=
- 關鍵字: 組合邏輯 FPGA Lattice Diamond Verilog
Lattice MXO2: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分,電路的輸出只與輸入的當前狀態(tài)相關的邏輯電路,常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下:從前面的實驗可以知道,當FPGA輸出信號到LED為高電平時LED熄滅,反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入,這樣控制開關我們就能控制特定的LED變亮。Verilog代碼// *****
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