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          DDS直接數(shù)字合成2 - 任意信號
          
                                                            
            
                    	
          • 為了生成任意信號，DDS 依賴于兩個主要技巧。LUT第一個 DDS 技巧是 LUT（查找表）。 LUT 是一個表格，用于保存我們想要生成的模擬信號的形狀。在FPGA中，LUT是作為blockram實現(xiàn)的。 在上圖中，我們使用了 512x10 位 LUT，它通常適合一個或兩個物理 FPGA 模塊。正弦波最常產(chǎn)生的信號形狀是正弦波。 它很特別，因為它有兩個對稱性，可以很容易地利用它們來使 LUT 看起來更大。在正弦波中，第一個對稱性是sin（α）=sin（π-α）。假設(shè)我們的 “my_DDS_LUT” blo
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          • 關(guān)鍵字：
                        FPGA  DDS  LUT                          
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          微波頻率合成器提供多倍頻程覆蓋范圍和出色的相位噪聲性能 
          
                                                            
                                        
            
                    	
          • 簡介市場對更高帶寬和更高數(shù)據(jù)速率的需求日益增加，系統(tǒng)頻率和調(diào)制速率要求不斷提高。隨著曾經(jīng)用于軍事和國防領(lǐng)域的應(yīng)用進(jìn)入消費市場，低功耗變得至關(guān)重要。在滿足這些要求的同時，還需要保證：不會犧牲電氣性能或功能。為了滿足這些要求，除了改善進(jìn)信噪比(SNR)、誤碼率(BER)和用戶熟悉的優(yōu)質(zhì)服務(wù)外，還必須改善本地振蕩器(LO)的相位噪聲。?新推出的?ADF5610?是一款集成式鎖相環(huán)(PLL)和壓控振蕩器(VCO)，充分體現(xiàn)了ADI致力于解決這些問題最終取得的成果。頻率覆蓋范圍ADF5
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          • 關(guān)鍵字：
                        SNR  LO  VCO  LUT  PLL                          
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          3系列FPGA中使用LUT構(gòu)建分布式RAM(4)
          
                                                            
            
                    	
          • 3系列FPGA中使用LUT構(gòu)建分布式RAM(4)-前面講了分布式RAM的方方面面，下面以RAM_16S為例，分別給出其在VHDL和Verilog HDL下面的模板代碼（在ISE Project Navigator中選擇 Edit--- Language Templates，然后選擇VHDL 或者Verilog, 最后是Synthesis Templates --- RAM，在中也有具體調(diào)用過程的描述）
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          • 關(guān)鍵字：
                        FPGA  LUT  RAM                          
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          3系列FPGA中使用LUT構(gòu)建分布式RAM（3）
          
                                                            
            
                    	
          • 3系列FPGA中使用LUT構(gòu)建分布式RAM（3）-前面簡要介紹了Spartan-3系列FPGA中分布式RAM的基本特性。為什么不從更高級的Virtex系列入手呢？我仔細(xì)看了一下各個系列的介紹、對比，Spartan系列基本就是Virtex系列的精簡版，其基本原理是一樣的，所以從簡單的入手來融會貫通未嘗不是一個好辦法。
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          • 關(guān)鍵字：
                        FPGA  LUT  RAM                          
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          3系列FPGA中使用LUT構(gòu)建分布式RAM（1）
          
                                                            
            
                    	
          • 3系列FPGA中使用LUT構(gòu)建分布式RAM（1）-在賽靈思Spartan-3、3E等系列的FPGA中，其邏輯單元CLB中一般含有不同數(shù)量的單端口RAM（SRAM）或者雙端口RAM（DRAM），這里的“單”或者“雙”是由我們開發(fā)人員定義的。
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          • 關(guān)鍵字：
                        FPGA  LUT  RAM                          
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          3系列FPGA中使用LUT構(gòu)建分布式RAM（2）
          
                                                            
            
                    	
          • 3系列FPGA中使用LUT構(gòu)建分布式RAM（2）-帶有異步寫/同步讀的SRAM，其中的同步讀取可以使用與分布式RAM相關(guān)聯(lián)的觸發(fā)器實現(xiàn)。
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          • 關(guān)鍵字：
                        FPGA  LUT  RAM                          
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          用FPGA實現(xiàn)FIR濾波器
          
                                                            
            
                    	
          • 你接到要求用FPGA實現(xiàn)FIR濾波器的任務(wù)時，也許會想起在學(xué)校里所學(xué)的FIR基礎(chǔ)知識，但是下一步該做什么呢?哪些參數(shù)是重要的?做這個設(shè)計的最佳方法是什么?還有這個設(shè)計應(yīng)該怎樣在FPGA中實現(xiàn)?現(xiàn)在有大量的低成本IP核和工具來幫助你進(jìn)行設(shè)計，因為FIR是用FPGA實現(xiàn)的最普通的功能。
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          • 關(guān)鍵字：
                        FIR濾波器  DSP  LUT  FPGA                          
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          Altera: FPGA集成硬核浮點DSP
          
                                                            
                                        
            
                    	
          • 　　1 FPGA浮點運算推陳出新
　　以往FPGA在進(jìn)行浮點運算時，為符合IEEE 754標(biāo)準(zhǔn)，每次運算都需要去歸一化和歸一化步驟，導(dǎo)致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過FPGA中的大規(guī)模桶形移位寄存器實現(xiàn)，需要大量的邏輯和布線資源。通常一個單精度浮點加法器需要500個查找表(LUT)，單精度浮點要占用30%的LUT，指數(shù)和自然對數(shù)等更復(fù)雜的數(shù)學(xué)函數(shù)需要大約1000個LUT。因此隨著DSP算法越來越復(fù)雜，F(xiàn)PGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴(yán)重的布線擁
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          • 關(guān)鍵字：
                        Altera  FPGA  LUT  DSP  數(shù)據(jù)通路                          
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          使用賽靈思Vivado設(shè)計套件的九大理由
          
                                                            
                                        
            
                    	
          • 您的開發(fā)團隊是否需要在極短的時間內(nèi)打造出既復(fù)雜又富有競爭力的新一代系統(tǒng)?賽靈思All Programmable器件可助您一臂之力，它相對傳統(tǒng)可編程邏輯和I/O，新增了軟件可編程ARM?處理系統(tǒng)、可編程模擬混合信號(AMS)子系統(tǒng)和不斷豐富的高復(fù)雜度的IP，支持開發(fā)團隊突破原有的種種設(shè)計限制。
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          • 關(guān)鍵字：
                        賽靈思  Vivado  ARM  以太網(wǎng)  LUT  DSP                          
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          基于可變電阻和溫度索引查找表(LUT)的穩(wěn)壓器輸出補償
          
                                                            
            
                    	
          • 　　引言　　穩(wěn)壓器為后續(xù)電路提供連續(xù)、穩(wěn)定的電壓。有些應(yīng)用可接受相對較大的電壓波動，而有些應(yīng)用則對電壓波動要求非?？量?，這些精密電路需要電壓保持恒定?！　”疚膶Ρ葮?biāo)準(zhǔn)配置的穩(wěn)壓器以及配以DS1859雙溫控
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          • 關(guān)鍵字：
                        LUT  穩(wěn)壓器  輸出  補償  查找  索引  可變  電阻  溫度  基于                          
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	共10條
	1/1															1								
	
          
		                
          
	               	
          
                
          
        	
          
            
          
        
          
	
          
	
	
          

          

          
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