verilog_hdl 文章進(jìn)入verilog_hdl技術(shù)社區(qū)

基于Verilog的多路相干DDS信號(hào)源設(shè)計(jì)

摘要：傳統(tǒng)的多路同步信號(hào)源常采用單片機(jī)搭載多片專用DDS芯片配合實(shí)現(xiàn)。該技術(shù)實(shí)現(xiàn)復(fù)雜，且在要求各路同步相干可控時(shí)難以實(shí)現(xiàn)。本文在介紹了DDS原理的基礎(chǔ)上，給出了用Verilog_HDL語(yǔ)言實(shí)現(xiàn)相干多路DDS的工作原理、設(shè)
關(guān)鍵字： DDS 現(xiàn)場(chǎng)可編程門陣列(FPGA) 相位累加器 Verilog_HDL

共1條 1/1 1

您好，目前還沒(méi)有人創(chuàng)建詞條verilog_hdl!
歡迎您創(chuàng)建該詞條，闡述對(duì)verilog_hdl的理解，并與今后在此搜索verilog_hdl的朋友們分享。創(chuàng)建詞條

.Verilog.HDL. Verilog-Hdl 樹(shù)莓派 linux

關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì)員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社版權(quán)所有北京東曉國(guó)際技術(shù)信息咨詢有限公司

京ICP備12027778號(hào)-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473